在通信設計和數(shù)據(jù)采集等一些應用中，比較多路模數(shù)轉換器(ADC)之間的孔徑延遲非常重要，必須對其進行測量。這些規(guī)范也許能在數(shù)據(jù)手冊中找到，但多數(shù)生產廠商只列出了典型值，并非最壞的情況。在具有多路轉換器的相位敏感系統(tǒng)中，需要一種測量方法提取每一被測器件(DUT)的孔徑延遲數(shù)據(jù)，因為之后的校準和調整都需要這些數(shù)據(jù)。
這里介紹一種可重復的測試方法，應用捕獲的快速付立葉變換(FFT)數(shù)據(jù)確定DUT和控制單元之間的孔徑延遲匹配情況。該方法需要共享同一采樣時鐘和輸入信號源的兩塊評估板，計算機利用兩塊同步數(shù)據(jù)采集板對ADC的輸出采樣，使用MathCAD軟件分析采集到的數(shù)據(jù)。
孔徑延遲是指在保持命令發(fā)出之后到ADC采樣保持放大器(SHA)完全打開采樣開關所需的時間，即ADC采樣發(fā)出命令到采樣實際開始的時間。有效孔徑延遲時間te 包括孔徑延遲和SHA中模擬、數(shù)字傳輸延遲的影響，其值可正可負。圖1為有效孔徑延遲時間的示意圖。

孔徑抖動
孔徑抖動(或稱孔徑誤差)是指采樣與采樣之間孔徑延遲時間的變化，起因是調制系統(tǒng)時鐘相位時的噪聲，通過對內部ADC時鐘抖動和外部采樣時鐘抖動進行和方根(root-sum-square)計算得到孔徑抖動。如果要求測量準確，數(shù)據(jù)采樣系統(tǒng)必須要有極低的相位噪聲。隨著模擬輸入斜率(dV/dt)的增加，孔徑抖動也增大。一般來講，使用輸入頻率為MHz級的ADC時，時鐘抖動應為亞皮秒級。圖2是孔徑抖動結果。

目前的孔徑延遲測量方法
以前，大家熟悉的是用模擬信號源觸發(fā)的時鐘源來測量孔徑延遲，用時鐘源的偏移調節(jié)功能“移動”采樣時鐘，同時用示波器進行觀察。有時需要首先調節(jié)采樣時鐘，直到ADC的輸出等于中值與偏移量的和(對于12位轉換器，中值是十進制2048)，然后測量示波器模擬輸入信道50%邊沿和采樣時鐘之間的差值。這種方法非常繁瑣，而且不可重復，原因是示波器在進行亞納秒測量以及人眼對示波器判斷時能力有限。
另外，除非整個測試系統(tǒng)完美匹配，否則反射也會影響測量精確度。探針容易引入額外的誤差和負載問題，因場效應管(FET)對于電路具有較小的容性阻抗，在進行此類測量時為首選。多套探針應交替使用，并重復測量以排除由探針造成的誤差。最后一點是觸發(fā)電纜必須是特定長度，依測試設備、模擬輸入和采樣時鐘頻率而定。
多數(shù)測試平臺在進行ADC性能測試時采用計算機控制的采樣數(shù)據(jù)采集系統(tǒng)，這些系統(tǒng)使用LabView、Visual Basic或定制的內部軟件。在評估ADC的交流特性時，一般使用FFT進行頻率分析。
但如果使用MathCAD，就可容易下載FFT數(shù)據(jù)，并提取相位和振幅信息。圖3和下列公式示出如何在時域測量兩路模擬信號的相位q。
q=(td/T)×360° (1)
或 td=(q×T)/ 360° (2)
T是信號周期，td=t1-t2為孔徑延遲。

孔徑延遲新測量方法
下面將要介紹的方法，在得到FFT數(shù)據(jù)中的相位信息后可以計算孔徑延遲。在式(1)中T=1/fa，fa為模擬輸入信號的頻率。將△q代入式(2)，即可得到兩個獨立ADC的孔徑延遲差值。
需要注意的是，由于孔徑延遲代表采樣時鐘邊沿和模擬輸入實際被采樣之間的時間差，而ADC內部邏輯電路和模擬輸入延遲差值非零，因此孔徑延遲還和模擬輸入信號與轉換頻譜之間的相位差有關。
例如可使用兩個ADC，一個作為基準，另一作為DUT，將基準ADC焊接于一個評估板，在另一評估板裝一插槽，以方便隨時插、卸DUT。圖4是具體的測試方案，兩個ADC評估板使用相同的時鐘和信號源。另外匹配電纜和連接器長度都很短，在評估板上，所有采樣時鐘驅動電路都已被拆掉。數(shù)據(jù)采集板有2n位，與控制器件和DUT相同，注意要將一些數(shù)據(jù)采集線接到一起，以便同時采集數(shù)據(jù)，如何連接依不同系統(tǒng)而變，但對于每一個ADC，系統(tǒng)采集數(shù)據(jù)時，都要保證在相同的時鐘邊沿。

軟件界定
在FFT數(shù)據(jù)采集軟件得到兩組數(shù)據(jù)后，MathCAD中的FFT子程序可提供一種簡便的方法對兩組數(shù)據(jù)進行比較。圖5a和圖5b是從控制ADC(A數(shù)據(jù)組)和DUT(B數(shù)據(jù)組)得到的512點FFT結果。由下式可得到兩個數(shù)據(jù)組的相位差，圖5c是結果。
△phasej=[(phase_FFT_Aj)-(phase_FFT_Bj)] ×180°/p (3)
從式(2)和(3)可以計算孔徑延遲變化，如式(4)。
Delayj=(△phasej/360°) ×[(max/2-min/2)/(j×Encode_rate/2)]
(4)
圖5d是兩個數(shù)據(jù)組之間逐點的延遲展示，但我們的目的是基本的測試頻率。圖5e是展寬的基頻峰值曲線，從中可以看出峰值點位于474，把該值應用到圖5d或式(４)得到孔徑延遲差值為136.5ps。

結果
圖6是5個部件的孔徑延遲隨電源和溫度的變化情況，在此測試中包括了一個12位、65Msample/s的ADC。+5V的模擬電源和+3.3V的數(shù)字電源在偏離其標稱值±5%范圍內變化，溫度變化范圍是-10～+70℃，隨電源和溫度變化的最大差值是140ps。
上述方法準確并可重復，對同一器件、在同等實驗條件下采集得到的數(shù)據(jù)誤差在±3ps。由于每次測試DUT都需要掉電并再插入插槽，上述誤差可能是寄生觸點造成的。本實驗中曾嘗試延長FFT以減小誤差，但效果并不理想。
這里介紹的方法可適于多種應用，如I/Q調制、同時更新存儲緩沖(simultaneous-update-memory-buffering)和相控陣天線等，這些應用都涉及多個通道，需要對兩個或兩個以上ADC進行跟蹤比較。■


圖1有效孔徑延遲時間示意圖

圖2孔徑抖動結果

圖3 在時域測量的兩路信號相位差示意圖

圖4 孔徑延遲測量方案示意圖

圖5 MathCAD子程序對控制ADC和DUT的比較a)FFT的幅值b)相位；c) 相位差；d) 孔徑延遲；e)基頻峰值。

圖6 5個部件的孔徑延遲隨電源和溫度的變化曲線