SAN JOSE - Circuit Semantics Inc.推出了一種自動功能提取工具，可讓設計人員轉換硬知識產權（IP設計成門級Verilog模型，然后通過邏輯綜合工具將其轉換為新設計。

該工具有望以指數方式加速IP庫建設工作。缺點是它可能被誤用于反向工程核心。

來自Circuit Semantics的DynaModel工具生成全功能的Verilog仿真模型，從全定制和硬核知識產權模塊中抽象出來，以支持在新設計中重用傳統IC布局，公司營銷總監Arnie Becker說道。 。

Becker表示，DynaModel的目標是系統和半導體公司，這些公司擁有大型傳統硬核庫，希望在下一代設計中重用代碼。

“如果你看看像意法半導體，摩托羅拉和英飛凌這樣的公司，他們希望重用原有的IP，將它們放在他們的存儲庫中并有一些方法來遷移它們，”Becker說。 “這將使他們能夠做到這一點。”

該工具本質上是Circuit Semantics的DynaCell和DynaCore表征工具的更高容量版本。 Becker表示，該工具迄今已用于500,000晶體管設計和模塊，該公司并未意識到物理容量限制。他說，當前32位配置的工具確實需要大量內存。但該公司正在考慮將該工具移植到64位，這將增加速度并減輕內存需求。

不同的設備

Becker說該工具與流程遷移工具的不同之處在于DynaModel生成門級模型，而流程遷移工具將物理設計從物理域中的一個流程幾何轉換為另一個流程幾何。

工程師為該工具提供Spice網表和配置文件。 DynaModel讀入Spice網表，對塊進行分區，然后為每個分區提取函數。

該工具然后生成一個門級功能模型，具有單位延遲時序支持，Verilog網表以及.lib和TLF文件。未來版本將在模型中嵌入時序。

在設置DynaModel期間，Becker說，用戶將所有順序元素的結構識別為DynaModel，并提供Verilog映射文件，用于將該順序元素表示給綜合工具。

Becker說這個映射文件可以是順序元素的簡單HDL描述，也可以像在該塊中映射的技術中表示的門級網表一樣復雜。他說，如果映射文件是HDL描述，由DynaCore生成的最終Verilog模型將成為獨立于技術的“軟IP”模型。

在提取功能模型后，工程師可以使用邏輯綜合工具將設計映射到新技術中。 Becker表示，Circuit Semantics意識到該工具也可能被濫用，實際上是對IP供應商的硬核進行逆向工程 - 也就是說，如果該供應商為客戶提供Spice源。

他說IP供應商擔心人們可能濫用這個工具，所以如果有人想非法使用它，Circuit Semantics鼓勵IP供應商使用加密。

將針對性能優化的全定制設計提供給自動ASIC合成流程通常會導致設計變慢。 Becker表示，為了解決這個問題，該公司計劃宣布與Prolific和Ultima技術合作，根據優化的Spice網表創建流程，重新布局設計以保持完全自定義性能。