信號完整性 （SI） 問題解決得越早，設計的效率就越高，從而可避免在電路板設計完成之后才增加端接器件。 SI 設計規劃的工具和資源不少，本文探索信號完整性的核心議題以及解決 SI 問題的幾種方法，在此忽略設計過程的技術細節。

1 、 SI 問題的提出

隨著 IC 輸出開關速度的提高，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題。即使過去你沒有遇到 SI 問題，但是隨著電路工作頻率的提高，今后一定會遇到信號完整性問題。 信號完整性問題主要指信號的過沖和阻尼振蕩現象，它們主要是 IC 驅動幅度和跳變時間的函數。也就是說，即使布線拓撲結構沒有變化，只要芯片速度變得足夠快，現有設計也將處于臨界狀態或者停止工作。我們用兩個實例來說明信號完整性設計是不可避免的。

2 、設計前的準備工作

在設計開始之前，必須先行思考并確定設計策略，這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產成本控制等工作。就 SI 而言，要預先進行調研以形成規劃或者設計準則，從而確保設計結果不出現明顯的 SI 問題、串擾或者時序問題

3 、電路板的層疊

某些項目組對 PCB 層數的確定有很大的自主權，而另外一些項目組卻沒有這種自主權，因此，了解你所處的位置很重要。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時還是發現電路板制造公差的良機

4 、串擾和阻抗控制

來自鄰近信號線的耦合將導致串擾并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距 （ 或者平行布線長度 ） 。

5 、重要的高速節點

延遲和時滯是時鐘布線必須考慮的關鍵因素。因為時序要求嚴格，這種節點通常必須采用端接器件才能達到*佳 SI 質量。要預先確定這些節點，同時將調節元器件放置和布線所需要的時間加以計劃，以便調整信號完整性設計的指針。

6 、SMT行業線路板設計規則

技術選擇

不同的驅動技術適于不同的任務。信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設計的通用準則，轉換速度越慢，信號完整性越好。

7 、預布線階段

預布線 SI 規劃的基本過程是首先定義輸入參數范圍 （ 驅動幅度、阻抗、跟蹤速度 ） 和可能的拓撲范圍 （ *小 / *大長度、短線長度等 ） ，然后運行每一個可能的仿真組合，分析時序和 SI 仿真結果，*后找到可以接受的數值范圍

8 、布線后

SI 仿真 一般來說， SI 設計指導規則很難保證實際布線完成之后不出現 SI 或時序問題。即使設計是在指南的引導下進行，除非你能夠持續自動檢查設計，否則，根本無法保證設計完全遵守準則，因而難免出現問題。

10 、模型的選擇

關于模型選擇的文章很多，進行靜態時序驗證的工程師們可能已經注意到，盡管從器件數據表可以獲得所有的數據，要建立一個模型仍然很困難。

11 、未來技術的趨勢

設想系統中所有輸出都可以調整以匹配布線阻抗或者接收電路的負載，這樣的系統測試方便， SI 問題可以通過編程解決，或者按照 IC 特定的工藝分布來調整電路板使 SI 達到要求，這樣就能使設計容差更大或者使硬件配置的范圍更寬。