可以不必理會“摩爾定律”是否會失效的爭議，但業(yè)界多年來一直在追求提升半導體工藝不斷降低線寬，而線寬的微縮總是有一個極限的，到了某種程度，因為難度太大，就沒了經濟效應。許多半導體公司，已經調整了應對這新困難的戰(zhàn)略，目前3D堆疊芯片技術備受業(yè)界關注。 從世界第一款CPU誕生開始到今天，甚至包括摩爾定律本身，都是在二維層面展開的，也就是說，大家的研究重點都放在如何實現單位面積上元器件數量的增加以及微觀精度的改進，但也有不少大廠開始提出3D堆疊的概念，把一塊芯片從二維展開至三維。 國際大廠們之間的“3D堆疊大戰(zhàn)” 在去年4月的美國加州圣塔克拉拉(Santa Clara)第二十四屆年度技術研討會上，臺積電首度對外界公布創(chuàng)新的系統(tǒng)整合單芯片(SoIC)多芯片3D堆疊技術。這在當時被譽為可再次把三星狠狠甩在后頭、實現3D IC的高階封裝技術。 SoIC技術是采用硅穿孔(TSV)技術，可以達到無凸起的鍵合結構，可以把很多不同性質的臨近芯片整合在一起，而且當中最關鍵、最神秘之處，就在于接合的材料，號稱是價值高達十億美元的機密材料，因此能直接透過微小的孔隙溝通多層的芯片，達成在相同的體積增加多倍以上的性能。

據了解，SoIC是基于臺積電的CoWoS(Chip on wafer on Substrate)與多晶圓堆疊(WoW)封裝技術開發(fā)的新一代創(chuàng)新封裝技術，未來將應用于十納米及以下的先進制程進行晶圓級的鍵合技術，被視為進一步強化臺積電先進納米制程競爭力的利器。2018年10月，臺積電在第三季法說會上，已針對萬眾矚目的SoIC技術給出明確量產時間，預期2020年開始挹注臺積電的營收貢獻，至2021年將會大量生產。 而三星作為臺積電的老對頭，在先進封裝上自然不甘示弱。針對2.5D封裝，三星推出了可與臺積電CoWoS封裝制程相抗衡的I-Cube封裝制程，在2018年三星晶圓代工論壇日本會議上，三星公布了其封測領域的路線圖，就2.5D/3D封裝上來說，三星已經可以提供I-Cube 2.5D封裝，今年將會推出3D SiP系統(tǒng)級封裝，其中I-Cube 封裝已經可以實現4路HBM 2顯存堆棧。 困于10nm的Intel也在這方面尋找新的機會，其在去年年底的“架構日”活動中，推出其業(yè)界首創(chuàng)的3D邏輯芯片封裝技術——Foveros，Foveros首次引入3D堆疊的優(yōu)勢，可實現在邏輯芯片上堆疊邏輯芯片。所以，“Foveros”邏輯芯片3D堆疊實際上并不是一種芯片，而是稱之為邏輯晶圓3D堆疊技術。 下面兩張圖對這項技術作了詳細介紹。第一張圖展示了Foveros如何與英特爾嵌入式多芯片互連橋接(EMIB)2D封裝技術相結合，將不同類型的小芯片IP靈活組合在一起，第二張圖則分別從俯視和側視的角度透視了“Foveros” 3D封裝技術。

該技術有望首次將晶圓的堆疊從傳統(tǒng)的無源中間互連層和堆疊存儲芯片擴展到CPU、GPU和AI處理器等高性能邏輯晶圓，為整合高性能、高密度和低功耗矽制程技術的零件和系統(tǒng)鋪平了道路。設計人員可在新的產品形態(tài)中“混搭”不同的技術專利模組與各種存儲芯片和I/O配置。并使得產品能夠分解成更小的“經畔組合”，其中I/O、SRAM和電源傳輸電路可以整合在基礎晶圓中，而高性能邏輯“晶圓組合”則堆疊在頂部。 英特爾的老對手AMD在今年3月的活動中透露，他們正致力于在其處理器之上使用3D堆疊DRAM和SRAM的新設計來提高性能。AMD的3D堆疊技術，角度與英特爾的略有不同。此前AMD已經將HBM2內存堆疊在其GPU核心旁邊，這意味著內存芯片與處理器位于同一個封裝中，這還僅僅屬于2.5D方案。但該公司計劃在不久的將來轉向真正的3D堆疊。AMD正致力于在CPU和GPU之上直接堆疊SRAM和DRAM內存，以提供更高的帶寬和性能。 3D堆疊的好處在于縮短了電流傳遞路徑，也就是會降低功耗。不過，3D封裝的挑戰(zhàn)在于如何控制發(fā)熱。遺憾的是，AMD并未公布更多技術細節(jié)。 格芯于近日宣布推出適用于高性能計算應用的高密度3D堆疊測試芯片，該芯片采用格芯 12nm Leading-Performance (12LP) FinFET 工藝制造，運用Arm 3D 網狀互連技術，核心間數據通路更為直接，可降低延遲，提升數據傳輸率，滿足數據中心、邊緣計算和高端消費電子應用的需求。此外，兩家公司還驗證了一種3D可測試性設計(DFT)方法，使用格芯的晶圓與晶圓之間的混合鍵合，每平方毫米可連接多達100萬個3D連接，拓展了12nm設計在未來的應用。 去年年底有報道稱英偉達針對AI打造的Volta微處理器的運作也運用3D堆疊技術。通過直接在GPU上面堆疊八層的高頻寬存儲器，這些芯片在處理效率上創(chuàng)造了新的記錄。 還有三星研發(fā)的全新的三層堆棧式傳感器，每秒可拍攝多達1000張照片，幾乎達到了專業(yè)攝影機的水準。它在現有大部分CMOS傳感器都只有兩層的基礎上額外加入DRAM，成為實現超高速拍攝的關鍵。這一技術也將為傳感器技術的升級換代帶來全新的張力。 由此可見，3D芯片堆疊技術的應用前景廣闊。 中國本土有哪些企業(yè)加入“3D堆疊大戰(zhàn)”? 3D芯片堆疊技術之戰(zhàn)正在國際大廠間如火如荼地進行著，中國本土企業(yè)也在開始追趕這一熱潮。 去年12月3日，武漢新芯對外宣布稱，基于其三維集成技術平臺的三片晶圓堆疊技術研發(fā)成功。此次武漢新芯的晶圓級集成技術可將三片不同功能的晶圓(如邏輯、存儲和傳感器等)垂直鍵合，在不同晶圓金屬層之間實現電性互連。 武漢新芯早在2012年開始布局三維集成技術，并于2013年成功將三維集成技術應用于背照式影像傳感器，良率高達99%，隨后陸續(xù)推出硅通孔(TSV)堆疊技術、混合鍵合(Hybrid Bonding)技術和多片晶圓堆疊技術。 今年6月25日，在川商發(fā)展大會開幕前夕，紫光集團聯席總裁王慧軒表示，四川成為紫光戰(zhàn)略性基地，正建設3D堆疊存儲芯片工廠。第一期建成之后，將月產10萬片，三期都完成后將擁有月產30萬片的一個生產能力。 如今，晶方科技是3DIC和TSV晶圓級芯片尺寸封裝和測試服務的全球領先供應商。在12英寸3D TSV工藝、12寸異質晶圓三維集成封裝技術、汽車及工業(yè)制造智能傳感器高可靠性封裝工藝等多個領域取得創(chuàng)新突破。 碩貝德，其3D先進封裝技術目前主要用于COMSSensor芯片封裝(WLCSP(晶圓級芯片封裝)+TSV(硅通孔技術)技術),未來在MEMS芯片和多芯片內存芯片等封裝領域具有廣闊前景。但封裝不會成為他們核心的業(yè)務，會根據客戶需求，保持持續(xù)穩(wěn)定的發(fā)展，不會有大量固定資產投入。 3D芯片堆疊技術到底是什么? 既然3D芯片堆疊技術有如此之大魅力，它將存儲、邏輯、傳感器于一體，能夠縮小尺寸且提供性能，可以說是朝摩爾定律的方向邁進了一步。那么問題來了，3D芯片堆疊技術到底是什么? 與傳統(tǒng)的二維芯片把所有的模塊放在平面層相比，三維芯片允許多層堆疊，而過TSV用來提供多個晶片垂直方向的通信。其中，TSV是3D芯片堆疊技術的關鍵。

3D芯片堆疊結構示意圖 3D堆疊技術是把不同功能的芯片或結構，通過堆疊技術或過孔互連等微機械加工技術，使其在Z軸方向上形成立體集成、信號連通及圓片級、芯片級、硅帽封裝等封裝和可靠性技術為目標的三維立體堆疊加工技術。該技術用于微系統(tǒng)集成，是繼片上系統(tǒng)(SOC)、多芯片模塊(MCM)之后發(fā)展起來的系統(tǒng)級封裝的先進制造技術。 從SiP系統(tǒng)級封裝的傳統(tǒng)意義上來講，凡是有芯片堆疊的都可以稱之為3D，因為在Z軸上有了功能和信號的延伸，無論此堆疊是位于IC內部還是IC外部。目前，3D芯片技術的類別分別為以下幾類： 1.基于芯片堆疊式的3D技術 3D IC的初期型態(tài)，目前仍廣泛應用于SiP領域，是將功能相同的裸芯片從下至上堆在一起，形成3D堆疊，再由兩側的鍵合線連接，最后以系統(tǒng)級封裝(System-in-Package，SiP)的外觀呈現。堆疊的方式可為金字塔形、懸臂形、并排堆疊等多種方式，參看下圖。

另一種常見的方式是將一顆倒裝焊(flip-chip)裸芯片安裝在SiP基板上，另外一顆裸芯片以鍵合的方式安裝在其上方，如下圖所示，這種3D解決方案在手機中比較常用。

2.基于有源TSV的3D技術 在這種3D集成技術中，至少有一顆裸芯片與另一顆裸芯片疊放在一起，下方的那顆裸芯片是采用TSV技術，通過TSV讓上方的裸芯片與下方裸芯片、SiP基板通訊。如下圖所示：

下圖顯示了無源TSV和有源TSV分別對應的2.5D和3D技術。

以上的技術都是指在芯片工藝制作完成后，再進行堆疊形成3D，其實并不能稱為真正的3D IC 技術。這些手段基本都是在封裝階段進行，我們可以稱之為3D集成、3D封裝或者3D SiP技術。 3.基于無源TSV的3D技術 在SiP基板與裸芯片之間放置一個中介層(interposer)硅基板，中介層具備硅通孔(TSV)，通過TSV連結硅基板上方與下方表面的金屬層。有人將這種技術稱為2.5D，因為作為中介層的硅基板是無源被動元件，TSV硅通孔并沒有打在芯片本身上。如下圖所示：

4.基于芯片制造的3D技術

目前，基于芯片制造的3D技術主要應用于3D NAND FLASH上。東芝和三星在 3D NAND 上的開拓性工作帶來了兩大主要的 3D NAND 技術。3D NAND目前已經能做到64層甚至更高，其產量正在超越 2D NAND。 東芝開發(fā)了Bit Cost Scalable(BiCS)的工藝。BiCS工藝采用了一種先柵極方法(gate-first approach)，這是通過交替沉積氧化物(SiO)層和多晶硅(pSi)層實現的。然后在這個層堆疊中形成一個通道孔，并填充氧化物-氮化物-氧化物(ONO)和 pSi。然后沉積光刻膠，通過一個連續(xù)的蝕刻流程，光刻膠修整并蝕刻出一個階梯，形成互連。最后再蝕刻出一個槽并填充氧化物。如下圖所示：

三星則開發(fā)了Terabit Cell Array Transistor (TCAT)工藝。TCAT是一種后柵極方法(gate-last approach)，其沉積的是交替的氧化物和氮化物層。然后形成一個穿過這些層的通道并填充ONO和pSi。然后與BiCS工藝類似形成階梯。最后，蝕刻一個穿過這些層的槽并去除其中的氮化物，然后沉積氧化鋁(AlO)、氮化鈦(TiN)和鎢(W)又對其進行回蝕(etch back)，最后用塢填充這個槽。如下圖所示：

如何解決“3D堆疊”的散熱問題? “3D堆疊”隨著堆疊元器件的增多，集中的熱量如何有效散出去也成了大問題。 目前AMD計劃在3D堆棧的內存或邏輯芯片中間插入一個熱電效應散熱模塊(TEC)，原理是利用帕爾貼效應(Peltier Effect)。按照AMD的描述，利用帕爾貼效應，位于熱電偶上方和下方的上下內存/邏輯芯片，不管哪一個溫度更高，都可以利用熱電偶將熱量吸走，轉向溫度更低的一側，進而排走。

不過也有不少問題AMD沒有解釋清楚，比如會不會導致上下的元器件溫度都比較高?熱電偶本身也會耗電發(fā)熱又如何處理? 在美國國防先進研究計劃局資助下，IBM去年研究出嵌入式散熱方式解決3D堆疊芯片散熱問題。 芯片嵌入式冷卻技術通過將熱提取電介質流體(如制冷系統(tǒng)中使用的電介質流體)泵入微小間隙中，不超過一根頭發(fā)直徑(?100μm)級別的堆棧。所使用的介電流體可以與電連接接觸，因此不限于芯片或堆棧的一部分。該方案非常有利于芯片堆棧的散熱，例如將存儲器和加速器芯片置于堆棧中的高功率芯片之上，這可以提高從圖形渲染到深度學習算法的各種速度。 其實，早在2017年的IEDM大會上，比利時微電子研究中心(IMEC)宣布針對高性能計算系統(tǒng)首次實現了基于沖擊射流冷卻的高效率、低成本散熱技術。主要面向散熱問題日益突出的3D堆疊高性能計算系統(tǒng)(High performance computation，HPC)。其散熱性能達到0.15cm2K/W, 同時散熱系統(tǒng)的泵功率可以降低到0.4W。