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我們經(jīng)常看到報(bào)道上說芯片制程達(dá)到了14nm、7nm、5nm，最近中芯國際在沒有ASML的EUV光刻機(jī)的情況下，實(shí)現(xiàn)了7nm的制程，有很多人對此感到很興奮。同時(shí)也有人問，半導(dǎo)體的多少納米制程，到底是指晶體管間距多少納米，還是晶體管的大小是多少納米？要回答這個(gè)問題，我們得從一個(gè)晶體管單位的組成說起。

晶體管工作的時(shí)候，電流從源極（Source）流入漏極（Drain），中間綠色的那堵墻叫作柵極（Gate），相當(dāng)于一個(gè)閘門，它負(fù)責(zé)控制源極和漏極之間電流的通斷。而電流通過柵極（Gate）時(shí)會損耗，柵極的寬度就決定了損耗的大小。表現(xiàn)在芯片上，就是芯片的發(fā)熱和功耗，柵極越窄，芯片的功耗就越小。

柵極的最小寬度（柵長，就是上面右圖Gate的寬度）就是多少nm工藝中的數(shù)值了。在實(shí)際芯片制程工藝中，越小的制程工藝，不但對制造工藝和設(shè)備有更高的要求，其芯片性能也會受到極大的影響。當(dāng)寬度逼近20nm的時(shí)候，柵極對電流的控制能力就會急劇下降，從而發(fā)生“漏電”的問題。

漏電會導(dǎo)致芯片的功耗上升，更會使電路發(fā)生錯(cuò)誤，信號模糊。為了解決信號模糊的問題，芯片又不得不提高核心電壓，使得功耗更大。這對于更小工藝制程來說，是一個(gè)矛盾。

為了解決這個(gè)問題，臺積電和三星等芯片制造企業(yè)，提出了FinFET工藝。這種工藝，簡單來說，就是將芯片內(nèi)部平面的結(jié)構(gòu)，變成了立體的，把柵極形狀改制，增大接觸面積，減少柵極寬度的同時(shí)降低漏電率，而晶體管空間利用率大大增加。

FinFET（鰭式場效應(yīng)晶體管），是一種新型的晶體管，這種被稱為CMOS的工藝優(yōu)勢很明顯，很快就被大規(guī)模應(yīng)用于手機(jī)芯片上。

然而，在5nm以下的制程芯片中，影響芯片性能的除了漏電問題之外，更大的是量子效應(yīng)的影響，這時(shí)芯片的特性更難控制，科學(xué)家們要尋求新工藝才能使芯片更進(jìn)一步。

業(yè)內(nèi)正在發(fā)展的一種新技術(shù)叫做環(huán)繞式柵極技術(shù)（Gate-All-Around），簡稱為GAA橫向晶體管技術(shù)（GAAFET）。這項(xiàng)技術(shù)的特點(diǎn)是實(shí)現(xiàn)了柵極對溝道的四面包裹，源極和漏極不再和基底接觸，而是利用線狀（可以理解為棍狀）或者平板狀、片狀等多個(gè)源極和漏極橫向垂直于柵極分布后，實(shí)現(xiàn)MOSFET的基本結(jié)構(gòu)和功能。
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