4月20日消息，據國外媒體報道，在芯片工藝方面走在行業前列的代工商臺積電，已順利大規模量產5nm工藝，良品率也比較可觀。

在5nm工藝量產之后，臺積電工藝研發的重點就將是3nm和更先進的工藝。對于3nm工藝，外媒的報道顯示，臺積電是計劃每平方毫米集成2.5億個晶體管。

作為參考，采用臺積電7nmEUV工藝的麒麟9905G尺寸113.31mm2，晶體管密度103億，平均下來是0.9億/mm2，3nm工藝晶體管密度是7nm的3.6倍。這個密度形象化比喻一下，就是將奔騰4處理器縮小到針頭大小。

性能提升上，臺積電5nm較7nm性能提升15%，能耗比提升30%，而3nm較5nm性能提升7%，能耗比提升15%。

工藝上，臺積電評估多種選擇后認為現行的FinFET工藝在成本及能效上更佳，所以3nm首發依然會是FinFET晶體管技術。

但臺積電老對手三星則押寶3nm節點翻身，所以進度及技術選擇都很激進，將會淘汰FinFET晶體管直接使用GAA環繞柵極晶體管。

臺積電在3nm工藝方面已研發多年，多年前就在開始籌備量產事宜。臺積電創始人張忠謀在2017年的10月份，也就是在他退休前8個月的一次采訪中，曾談到3nm工廠，當時他透露采用3nm工藝的芯片制造工廠計劃在2022年建成，保守估計建成時可能會花費150億美元，最終可能會達到200億美元。

而在去年10月份的報道中，外媒表示臺積電生產3nm芯片的工廠已經開始建設，工廠占地50到80公頃，預計花費195億美元。

在4月16日的一季度財報分析師電話會議上，臺積電副董事長兼CEO魏哲家也曾談到3nm工藝，他表示3nm工藝的研發正在按計劃推進，計劃2021年風險試產，他們的目標是在2022年下半年大規模量產。

魏哲家在會上還透露，3nm是他們在5nm之后在芯片工藝上的一個完整的技術跨越，同第一代的5nm工藝（N5）相比，第一代的3nm工藝（N3）的晶體管密度將提升約70%，速度提升10%到15%，芯片的性能提升25%到30%，3nm工藝將進一步夯實他們未來在芯片工藝方面的領導地位。

電子發燒友綜合報道，參考自TechWeb、快科技，轉載請注明以上來源和出處。