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關(guān)于Vivado中三種操作Debug的方式

454398 ? 來源:FPGA技術(shù)聯(lián)盟 ? 作者:FPGA技術(shù)聯(lián)盟 ? 2020-11-11 17:07 ? 次閱讀
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Vivado中提供了多種Debug的操作方式,下面就來總結(jié)一下:

1. 代碼中例化ILA IP核

第一種,直接例化ILA IP核:

需要探測多少個信號,信號的位寬是多少,直接選擇即可:

下面界面可以選擇探測信號寬度以及觸發(fā)方式:

可謂之簡單粗暴,如果沒人干預(yù)你,就這樣用也沒關(guān)系。之后直接在程序中例化即可。

2. 通過網(wǎng)表標(biāo)記

綜合后生成網(wǎng)表,在網(wǎng)表中設(shè)置Debug:Mark Debug。

或者在綜合后的原理圖中Mark Debug,這和網(wǎng)表debug是一致的:

在標(biāo)記Debug后,就等于選擇了需要debug的信號,之后在綜合設(shè)置里設(shè)置Debug參數(shù)即可:

選擇需要Debug的信號,設(shè)置時鐘域以及觸發(fā)方式等:

選擇采樣深度:

之后,重新綜合,實現(xiàn)生成bit流文件即可完成debug,準(zhǔn)備上板子吧。

注意:有些信號能夠Mark Debug,有些則不能,例如模塊直接的輸入信號不能:

它經(jīng)過一個Buf之后就可以:

最后的輸出也不能?

哎呀, 具體什么個原則我也不知道了,不如就直接在網(wǎng)表中試試吧,如果不行,就找類似的代替唄。

綜合后,也許你說自己找不到原理圖在哪里,那就看這里:

方式二已經(jīng)很實用了吧,不用修改代碼!

3. 代碼中Mark_debug
第三種還要在代碼中加入標(biāo)記:

之后綜合,在set up debug,之后的操作同方式二。


編輯:hfy

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