封裝是將芯片的“裸芯”通過膜技術(shù)及微細加工技術(shù)，固定在框架或基板上，完成粘貼及連接，通過引出接線端子，完成對外的電器互聯(lián)。隨著集成電路產(chǎn)業(yè)的發(fā)展，流片加工工藝越來越先進，單片集成度越來越高，引出端數(shù)目也越來越多，傳統(tǒng)四周排布 PAD 的方式，無論是 in-line 或是 stagger，都可能無法滿足間隔要求。同時，很多大規(guī)模電路功耗較大、所集成的外設(shè)速率越來越高，例如高速 SERDES 接口，傳輸速率高達 12.5GHz，致使傳統(tǒng)的引線鍵合（wire bond）封裝技術(shù)，由金線帶來的寄生參數(shù)無法滿足設(shè)計指標要求，從而必須采用倒裝焊封裝技術(shù)手段，來滿足較多的引出端數(shù)目、較大的供電能力，以及超高的速率要求。

Wire bond 封裝和倒裝焊封裝的區(qū)別，一是，前者引出端為四周引出方式，倒裝焊封裝的引出端為內(nèi)部二維矩陣排布，二者的封裝鍵合圖如圖 1 所示。

圖 1 引線封裝和倒裝焊封裝示意圖

二是，倒裝焊封裝由四周排布擴展至二維矩陣排布，從而使得引出端數(shù)量大幅增加，理論引出端數(shù)量對比見表 1。

表 1 封裝技術(shù)引出端理論數(shù)量對比

待封裝的是一顆超大規(guī)模集成電路芯片，集成了 12.5Gbps 高速 Serdes 硬核，DDR 硬核，LVDS 接口，以及業(yè)務(wù)處理所需的數(shù)據(jù)接口。實現(xiàn)工藝為中芯國際（SMIC）65nm，面積達到了 7000 mm×7500mm，管芯引出端數(shù)量接近 700 個，封裝形式為 CBGA272。

由于整個芯片封裝過程中，需要物理版圖工程師、Foundry 工程師，與封裝廠商三部分高度協(xié)同設(shè)計。不同身份的設(shè)計師，在數(shù)據(jù)交互時，各自理解不同，容易產(chǎn)生工作冗余迭代，影響效率。所以，將芯片封裝過程所涉及的工作內(nèi)容進行了梳理，展開來進行闡述。

管芯設(shè)計內(nèi)容

此部分主要工作由物理版圖設(shè)計師完成，針對倒裝焊設(shè)計與傳統(tǒng)引線鍵合設(shè)計的區(qū)別進行了闡述。

1）版圖布局設(shè)計

如圖 2 所示，倒裝焊封裝的 IO 雖然是二維矩陣式（area-IO）排布，但需要注意的是在物理設(shè)計時，引出端可以依舊選擇四周排布的方式（peripheral-IO）。

圖 2 芯片 TOP 層版圖

例如本芯片集成的 Serdes 核為硬核形式，IP 設(shè)計師給出了圖形信息以供走線互連。其他部分的 IO 將按照傳統(tǒng)布局方式進行連接。另外，由于本芯片功耗未超過 1W，壓降效果不明顯，故無需像 FPGA 管芯的設(shè)計，從內(nèi)部做垂直形狀的 IO。

2）重布線層設(shè)計

重布線層（RDL，Redistribute Layer）。其為倒裝焊設(shè)計獨有的層，用來對管芯引腳重新走線，最大化的增加引出端數(shù)量。在 SMIC 65nm 加工工藝中，重布線層的掩膜板層命名見表 2。

表 2 SMIC 掩膜板代碼和層命名規(guī)則

在設(shè)計時，需要參考 SMIC 的設(shè)計規(guī)則，主要規(guī)則如表 3 和圖 3 所示。

表 3 SMIC RDL 層布線規(guī)則

圖 3 RDL 層設(shè)計規(guī)則圖

表 3 顯示了具體規(guī)則數(shù)值。例如 RDL 布線間距（trace space）不得小于 12um，每個 bump 間距（bump pitch）不得小于 150um 等等規(guī)則。

本芯片的目標設(shè)計時，結(jié)合 BGA272 的封裝形式，其 RDL 層布線如圖 4 所示。

圖 4 芯片 RDL 層版圖

完成了整個重布線層版圖設(shè)計，形成了最終的 GDSII 文件，就可以提交流片數(shù)據(jù)。

3）版圖數(shù)據(jù)提交

圖 5 顯示了版圖工具中翻轉(zhuǎn)、鏡像的設(shè)置界面，基此，單顆管芯設(shè)計完成后，要提交的版圖數(shù)據(jù)包括：一是需要整理出整顆管芯的尺寸，每個引出端的坐標，是否預(yù)留了劃片道等信息。二是將該信息交付到流片工程師，完成整版的拼版，此時需要注意的是倒裝焊由于是“倒裝”的焊接到基板上，需要特別注意是否存在版圖鏡像、翻轉(zhuǎn)的操作。

圖 5 版圖工具中翻轉(zhuǎn)、鏡像的設(shè)置界面

封裝設(shè)計內(nèi)容

1）封裝信息交互

當完成了目標的 RDL 設(shè)計之后，就可以提交流片廠商進行 Wafer 的加工生產(chǎn)了，并進行相關(guān)封裝信息交互。流片廠商會反饋各種信息，其中有些是需要提供給后道封裝的。包括晶片初始厚度、目標減薄厚度，劃片道寬度、焊盤尺寸與開口尺寸等信息。

2）UBM 層制作注意事項

凸塊底部金屬（UBM）層一般為第三方加工廠制作，需要基于整張 Wafer 進行 MASK 設(shè)計，需要精度較高的 Floorplan 圖（見圖 6），以及倒裝焊目標芯片的 IO 坐標。將在版圖中測量出的間距信息提供至 UBM 廠商，完成 0.01um 級別精度的 MASK 制作。

圖 6 UBM 廠商所需的 layout 圖

3）基板及外殼制作內(nèi)容

圖 7 是基板走線示意圖，從中看出，基板（substrate）設(shè)計，與高速 PCB 設(shè)計規(guī)則類似，主要需要考慮電地及信號的走線，避免串擾，盡可能的降低層數(shù)，以便節(jié)省成本。

圖 7 基板走線示意圖

完成了基板設(shè)計，如圖 8 所示，要結(jié)合封裝形式進行仿真。

圖 8 封裝仿真模型

4）封裝芯片成品

最終完成封裝形式為 CBGA272 的倒裝焊封裝的芯片實物（見圖 9），完成了 bump 植柱，未植焊接球。

圖 9 芯片實物照片

總結(jié)

毫無疑問，技術(shù)沒有先進和落后一分，只有是否適用于當前產(chǎn)品。倒裝焊封裝設(shè)計復(fù)雜度較高，帶來了更長的設(shè)計周期，增加了研發(fā)成本；加工步驟的增多，帶來了生產(chǎn)成本的增加；先進的片內(nèi)封裝技術(shù)，例如 UBM、基板，都需要進行錫料焊接，虛焊等因素導(dǎo)致良率降低，并且測試排查手段只能通過 X 光進行觀測，反饋迭代周期、成本都較長。

當決定采用倒裝焊封裝后，每個環(huán)節(jié)的銜接交互都需要格外謹慎，保障芯片最終達到設(shè)計目標。
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