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同步電路設計將系統狀態的變化與時鐘信號同步，并通過這種理想化的方式降低電路設計難度。同步電路設計是 FPGA 設計的基礎。

觸發器

觸發器（Flip Flop，FF）是一種只能存儲1個二進制位（bit，比特）的存儲單元，并且具備記憶功能，可以用作時序邏輯電路的記憶元件。FPGA邏輯單元內的D觸發器（D-FF）具有兩個穩定狀態，即"0"和"1"，在一定的外界信號作用下，可以從一個穩定狀態翻轉到另一個穩定狀態，就是一種在時鐘的上升沿（或下降沿）將輸入信號的變化傳送至輸出的邊沿觸發器。D-FF的符號和真值表如圖1所示。D-FF在CLK信號（時鐘）的上升沿將輸入值傳送至輸出Q。

圖 1 D 觸發器

建立時間和保持時間

時鐘是整個電路最重要、最特殊的信號，系統內大部分器件的動作都是在時鐘的跳變沿上進行,這就要求時鐘信號時延差要非常小, 否則就可能造成時序邏輯狀態出錯；因而明確FPGA設計中決定系統時鐘的因素，盡量較小時鐘的延時對保證設計的穩定性有非常重要的意義。

建立時間（Tsu：set up time）是指在時鐘沿到來之前數據從不穩定到穩定所需的時間，如果建立的時間不滿足要求那么數據將不能在這個時鐘上升沿被穩定的打入觸發器；

保持時間（Th：hold time）是指數據穩定后保持的時間，如果保持時間不滿足要求那么數據同樣也不能被穩定的打入觸發器。

CMOS 工藝下的D-FF結構如圖2所示，先由傳輸門和兩個反相器組成一個循環電路（鎖存器），再由前后兩級鎖存器按主從結構連接而成。這里的傳輸門起開關的作用，隨著CLK的狀態變化切換開關。只看輸出的話，前級鎖存器的值會將時鐘輸入的變化井然有序地傳入后級鎖存器。為了防止時鐘信號變化時輸入信號發生冒險，從而使穩定的輸入信號進入前級鎖存器，前級鎖存器的時鐘相位應該與產生輸入信號的電路時鐘反向。圖3 為 D-FF 的原理圖。

圖 2D-FF 的電路結構

圖 3D-FF 的原理

當CLK=0主鎖存器工作）時，位于前級的主鎖存器將輸入D的值保存進來，后級的從鎖存器則維持上一時鐘周期的數據。由于此時前級和后級反相器環路之間的傳輸門是關閉狀態，所以前級的信號不會傳送到后級。當CLK=1（從鎖存器工作）時，前級反相器環路中保存的數據會傳輸到后級，同時輸入D的信號會被隔離在外。此時如果前級反相器環路中的信號沒有循環一圈以上，就會出現如圖4所示的在 0 和 1 之間搖擺的中間電位，這就是所謂的亞穩態（metastable）。由于亞穩態時間比延遲時間長，在該階段讀取數據可能會引入錯誤，所以我們引入建立時間（setup time）來約束在時鐘上升沿到來前輸入 D 保持穩定的時間。

當 CLK=1 時，如果輸入 D 在傳輸門關閉前就發生變化，那么本該在下一周期讀取的數據就會提前進入鎖存器，從而引起反相器環路振蕩或產生亞穩態。因此在 CLK=1 之后也需要輸入 D 維持一定的時間，我們稱之為保持時間（hold time）約束。

為了正確地從輸入讀取數據，并正確地將數據輸出，FPGA 內所有的 FF 都要遵守建立時間和保持時間等時序上的約束。

圖4建立時間和保持時間

時序分析

從硬件描述語言（Hardware Description Language，HDL）編寫的RTL（Register Transfer Level，寄存器傳輸級）設計代碼生成網表（邏輯門間的配線信息）的過程稱為邏輯綜合。最終決定邏輯綜合所生成的電路網表在FPGA中以何種方式實現的兩道工序稱為布局和布線。FPGA內部規則地擺放著大量設計好的電路及電路間配線，用以實現用戶設計。所謂 FPGA 的設計流程，就是決定專為FPGA綜合生成的電路擺放在哪兒、電路之間以什么樣的布線路徑相連的過程。

為了保證設計好的電路能夠正常工作，不單要保證功能（邏輯）正確，還必須要確保時序正確。而時序分析是以分析時間序列的發展過程、方向和趨勢，預測將來時域可能達到的目標的方法。此方法運用概率統計中時間序列分析原理和技術，利用時序系統的數據相關性，建立相應的數學模型，描述系統的時序狀態，以預測未來。在 FPGA 的設計流程中，從邏輯綜合到布局布線，每一步都會對生成的電路進行評估分析。由于基于仿真的方式分析每個邏輯值并進行動態時序分析的方法過于耗時，所以 FPGA 的性能評估主要采用靜態時序分析（Static Timing Analysis，STA）。STA只需要提供電路網表就可以進行全面的評估驗證，并且原理上只需遍歷一次電路的拓撲結構，因此也具有分析速度快的優點。最近，隨著電路規模不斷增大，不僅FPGA其他 EDA 工具也采用 STA 的方式來驗證電路是否能夠按照要求的速度正確工作。時序分析包含對設計電路的建立時間分析和保持時間分析，并能夠以此進行時序驗證。時序驗證主要是評估 FPGA 上設計電路的延遲是否滿足時序約束（時序上的設計需求）。布線的延遲取決于 FPGA 設計電路的擺放位置和所使用的布線，也就是說取決于布局布線工具的編譯結果。當 FPGA 的性能和邏輯門資源富余時編譯過程較為容易；相反，當設計電路的規模和 FPGA 片上資源相當時，布局布線過程所需時間可能會很長。時序分析必須檢查所有路徑上邏輯延遲和布線延遲的時序余裕，確保它們滿足建立時間和保持時間的時序約束。

單相時鐘同步電路

布局布線上具有一定自由度的 FPGA 都以同步電路設計方式為主，而同步電路可以使用STA進行時序分析和驗證。STA具有驗證速度高的優點，但對電路結構有一定的要求：延遲分析的起點和終點必須是基于同一時鐘的FF，從而可以通過累加起點和終點間的延遲來計算、驗證每條路徑的總延遲。因為各條路徑上的布線長度長短不一，所以信號的延遲會不同，輸出數據變化的時間點也會有所差別。因此如圖5所示，FPGA設計中的輸入信號會先被送到FF，輸出信號則必須從FF引出，并且所有FF都由同相的時鐘驅動。這種設計屬于由同一時鐘的同一邊沿同步動作的電路類型，而反相時鐘（相位反轉的時鐘或反方向的邊沿）不屬于此類。基本上，采用單一時鐘進行同步是較為理想的選擇。

同步設計的一個前提是所有FF都必須同時接收到時鐘信號，而現實中時鐘信號的布線非常長，時鐘信號驅動的負荷（扇出數）、布線延遲等原因會導致出現時間差，因此很難嚴格地滿足上述條件。這種時鐘信號到達時間的錯位稱為時鐘偏移（skew）。另外，由于時鐘振蕩器的變動或信號變形，時鐘邊沿會偏離平均位置，這種情況稱為時鐘抖動（jitter）。為了保證所有 FF 的輸入時鐘信號同步，需要將時鐘偏移和時鐘抖動控制在一定范圍之內。