并行加法的高效實(shí)現(xiàn)
這里并行加法是指多個(gè)加法操作同時(shí)執(zhí)行，這意味著需要消耗多個(gè)加法器。這里我們以4個(gè)12-bit數(shù)相加（加數(shù)和被加數(shù)均為12-bit，故和為13-bit，從而避免了溢出問(wèn)題）。相應(yīng)的電路圖如下圖所示。圖中的RTL_ADD即為加法器，同時(shí)此電路對(duì)輸入和輸出數(shù)據(jù)均添加了流水寄存器。
此電路對(duì)應(yīng)的RTL代碼如下圖所示，這里我們使用了SystemVerilog來(lái)描述。輸入a和b均為4個(gè)12-bit數(shù)據(jù)構(gòu)成的數(shù)組。輸出p也是4個(gè)12-bit構(gòu)成的數(shù)組。代碼第17行至第23行是核心部分，包括了對(duì)輸入、輸出添加流水寄存器和加法操作。
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原文標(biāo)題：并行加法的高效實(shí)現(xiàn)
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