“本文主要分享了在Verilog設(shè)計(jì)過(guò)程中狀態(tài)機(jī)的一些設(shè)計(jì)方法。

關(guān)于狀態(tài)機(jī)

狀態(tài)機(jī)本質(zhì)是對(duì)具有邏輯順序或時(shí)序順序事件的一種描述方法，也就是說(shuō)具有邏輯順序和時(shí)序規(guī)律的事情都適用狀態(tài)機(jī)描述。狀態(tài)機(jī)的基本要素有三個(gè)：狀態(tài)、輸出和輸入。

根據(jù)狀態(tài)機(jī)的輸出是否與輸入條件有關(guān)，可將狀態(tài)機(jī)分為：

摩爾（Moore）型和米里（Mealy）型。

摩爾型狀態(tài)機(jī)：輸出僅與當(dāng)前狀態(tài)有關(guān)，而與輸入條件無(wú)關(guān)。

米里型狀態(tài)機(jī)：輸出不僅依賴于當(dāng)前狀態(tài)，還取決于輸入條件。

狀態(tài)機(jī)的邏輯通常用“case”語(yǔ)句或者“if-else”語(yǔ)句來(lái)描述，枚舉當(dāng)前狀態(tài)和輸入的所有可能組合，并為下一個(gè)狀態(tài)和輸出制定適當(dāng)?shù)闹怠?/p>

RTL級(jí)狀態(tài)機(jī)描述常用語(yǔ)法：

wire、reg；

parameter，用于描述狀態(tài)名稱，增強(qiáng)代碼可讀性；

always，根據(jù)主時(shí)鐘沿，完成同步時(shí)序的狀態(tài)遷移；根據(jù)信號(hào)敏感表，完成組合邏輯輸出。

case/endcase：其中default是可選的關(guān)鍵字，用于指明當(dāng)所列的所有條件都不匹配時(shí)的操作；一般的FSM設(shè)計(jì)都會(huì)加上default關(guān)鍵字描述FSM所需的補(bǔ)集狀態(tài)。

task/endtask。

幾種狀態(tài)機(jī)的描述方法

一段式FSM描述方法：一個(gè)always塊里面，即描述狀態(tài)轉(zhuǎn)移，又描述狀態(tài)的輸入和輸出。

兩段式FSM描述方法：兩個(gè)always塊，一個(gè)采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；另一個(gè)模塊采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律。

三段式FSM描述方法：第一個(gè)always模塊采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；第二個(gè)采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律；第三個(gè)always模塊使用同步時(shí)序電路，描述每個(gè)狀態(tài)的輸出。

一段式：

reg ［2:0］ Next_State;//下一個(gè)狀態(tài) parameter IDLE = 3‘b000; parameter S1 = 3’b001; parameter S2 = 3‘b010; parameter CLEAR = 3’b100;

//--------------------------------------------------------------------------------//------ 在一個(gè)always中包含狀態(tài)、輸入和輸出。 always@（posedge clk or posedge rst） begin if（rst） begin Next_State 《= IDLE; out 《= 2‘b00; end else begin case（Next_State） IDLE ： begin if（key_in == 1’b1） begin Next_State 《= S1; out 《= 2‘b01;

end else begin Next_State 《= IDLE; out 《= 2’b00; end end S1 ： begin if（key_in == 1‘b1） begin Next_State 《= S2; out 《= 2’b10; end else begin Next_State 《= S1; out 《= 2‘b01;

end end S2 ： begin if（key_in == 1’b1） begin Next_State 《= CLEAR; out 《= 2‘b11; end else begin Next_State 《= S2; out 《= 2’b10; end end CLEAR ： begin if（key_in == 1‘b1） begin Next_State 《= IDLE; out 《= 2’b00;

end else begin Next_State 《= CLEAR; out 《= 2‘b11; end end endcase end end

兩段式：

reg ［2:0］ Next_State;//下一個(gè)狀態(tài) reg ［2:0］ Current_State;//當(dāng)前狀態(tài)

parameter IDLE = 3’b000; parameter S1 = 3‘b001; parameter S2 = 3’b010; parameter CLEAR = 3‘b100;

//-------------------------------------------------------------------------------- always@（posedge clk or posedge rst） begin if（rst） Current_State 《= IDLE; else Current_State 《= Next_State; end always@（*）

// always@（rst or Current_State or key_in） begin case（Current_State） IDLE ： begin idle_out;// out = 2’b00; if（key_in == 1‘b1） Next_State = S1; else Next_State = IDLE; end S1 ： begin s1_out;// out = 2’b01; if（key_in == 1‘b1） Next_State = S2; else Next_State = S1; end S2 ： begin s2_out;// out = 2’b10; if（key_in == 1‘b1） Next_State = CLEAR; else Next_State = S2; end CLEAR ： begin clear_out;

// out = 2’b11; if（key_in == 1‘b1） Next_State = IDLE; else Next_State = CLEAR; end endcase end

//-------------------------------------------------------------------------------- task idle_out; out = 2’b00; endtask task s1_out; out = 2‘b01; endtask

task s2_out; out = 2’b10; endtask

task clear_out; out = 2‘b11; endtask

三段式：

//-------------------------------------------------------------------------------- reg ［2:0］ Next_State;//下一個(gè)狀態(tài) reg ［2:0］ Current_State;//當(dāng)前狀態(tài) parameter IDLE = 3’b000; parameter S1 = 3‘b001; parameter S2 = 3’b010; parameter CLEAR = 3‘b100;

//-------------------------------------------------------------------------------- always@（posedge clk or posedge rst） begin if（rst） Current_State 《= IDLE; else Current_State 《= Next_State; end

//--------------------------------------------------------------------------------// always@（rst or Current_State or key_in） always@（*） begin case（Current_State） IDLE ： begin if（key_in == 1’b1） Next_State = S1; else Next_State = IDLE; end S1 ： begin if（key_in == 1‘b1） Next_State = S2; else Next_State = S1; end S2 ： begin if（key_in == 1’b1） Next_State = CLEAR; else Next_State = S2; end CLEAR ： begin if（key_in == 1‘b1） Next_State = IDLE; else Next_State = CLEAR; end endcase end

//-------------------------------------------------------------------------------- always@（posedge clk or posedge rst） begin if（rst） begin out 《= 2’b00; end else begin case（Next_State） IDLE ： begin out 《= 2‘b00; end S1 ： begin out 《= 2’b01; end S2 ： begin out 《= 2‘b10; end CLEAR ： begin out 《= 2’b11; end endcase end end

//--------------------------------------------------------------------------------

結(jié)論：

一段式狀態(tài)機(jī)比較適合在狀態(tài)較少的情況下使用，因?yàn)樗械臓顟B(tài)、輸入和輸出都在一起，可能不是很適合閱讀、理解、維護(hù)；

二段式狀態(tài)機(jī)比一段式要容易理解，但是由于輸出是組合邏輯，容易存在不穩(wěn)定與毛刺隱患；

三段式狀態(tài)機(jī)比一段式更容易理解，用時(shí)序邏輯代替組合邏輯消除了不穩(wěn)定與毛刺的隱患，但是代碼量會(huì)稍微多一點(diǎn)；

責(zé)任編輯：haq