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Xilinx平臺Aurora IP介紹(一)Aurora基礎(chǔ)知識

C29F_xilinx_inc ? 來源:賽靈思 ? 作者:賽靈思 ? 2022-02-19 18:21 ? 次閱讀

一、Aurora協(xié)議

Aurora 是一個用于在點對點串行鏈路間移動數(shù)據(jù)的可擴(kuò)展輕量級鏈路層協(xié)議。這為物理層提供透明接口,讓專有協(xié)議或業(yè)界標(biāo)準(zhǔn)協(xié)議上層能方便地使用高速收發(fā)器。雖然使用的邏輯資源非常少,但 Aurora 能提供低延遲高帶寬和高度可配置的特性集。在 Xilinx FPGA 上使用是免費的,而且在 ASIC 上能以名義成本通過單獨的許可證協(xié)議得到支持。

主要特性:

1. 高帶寬,僅受限于收發(fā)器的數(shù)據(jù)速率

2. 支持大量鍵合線路,實現(xiàn)較高的總帶寬

3. 支持全雙工和單工通道

4. 無限幀尺寸/靈活組幀

5. 小型邏輯封裝,采用標(biāo)準(zhǔn)的 AXI-ST 接口。

6. 內(nèi)置流程控制和熱插拔支持

Aurora 廣泛用于需要背板、電路板間和芯片間連接的應(yīng)用。細(xì)分市場包括有線通信、存儲、服務(wù)器、測試測量、工業(yè)、消費和醫(yī)療等。此外,Aurora 也可用作嵌入式處理器應(yīng)用中的調(diào)試端口

二、Xilinx平臺Aurora IP介紹

Xilinx提供了兩個Aurora核,分別是:Aurora 8B/10B 以及Aurora 64B/66B。

顧名思義,主要是8B/10B ,64B/66B的區(qū)別;8B/10B編碼可以平衡DC,有足夠的跳變來恢復(fù)時鐘,但是有20%的帶寬開銷。64B/66B編碼的前兩位表示同步頭,減小的開銷,但是卻不能保證0/1數(shù)量的平衡,因此需要進(jìn)行加繞。

上面簡單介紹了8B/10B, 64B/66B;但是對于我們使用IP核來說,步驟其實是一樣的。這里以Aurora 8B/10B進(jìn)行介紹。

三、Aurora IP組成結(jié)構(gòu)

3.1總覽

Xilinx平臺Aurora IP介紹(一)Aurora基礎(chǔ)知識

看圖說話,我們簡單分析一下:

兩個Aurora核,建立一個Channel,這兩個核就稱為Aurora Channel Partners。但是,這個Channel又可以是多條lane,每條lane對應(yīng)一個高速收發(fā)器GT。8B/10B編碼后的數(shù)據(jù)就是通過GT傳輸。所以,我們可以認(rèn)識到,高速接口物理層都是基于GT。關(guān)于GT,可以參考:https://blog.csdn.net/m0_52840978/article/details/121455025?spm=1001.201... FPGA平臺GTX簡易使用教程(匯總篇)

那么,數(shù)據(jù)發(fā)送的過程呢?首先,用戶數(shù)據(jù)經(jīng)過用戶接口傳給Aurora核,Aurora核通過Aurora Channel(可能多條lane)將編碼后的串行數(shù)據(jù)發(fā)送到另一端的Aurora核進(jìn)行接收,解碼,串并轉(zhuǎn)換,最后將用戶數(shù)據(jù)給到用戶應(yīng)用。

3.2框圖

我們繼續(xù)來看Aurora 8B/10B的框圖:

Xilinx平臺Aurora IP介紹(一)Aurora基礎(chǔ)知識

Aurora 8B/10B核的主要功能模塊包括:

1. Lane Logic: 每條lane都包含一個GT,Lane邏輯模塊實體驅(qū)動每個GT,并初始化每個GT收發(fā)器,處理編解碼及錯誤檢測等。

2. Global Logic: 全局邏輯模塊執(zhí)行通道初始化的綁定和驗證階段。 在運(yùn)行過程中,模塊生成Aurora協(xié)議所需的隨機(jī)空閑字符,并監(jiān)控所有l(wèi)ane邏輯模塊的錯誤。

3. RX User Interface: 接收端用戶接口使用AXI4-S接口將數(shù)據(jù)從channel傳到用戶應(yīng)用并可進(jìn)行接收流控功能。

4. TX User Interface: 發(fā)送端用戶接口使用AXI4-S接口將數(shù)據(jù)從用戶應(yīng)用傳到channel并進(jìn)行發(fā)送流控功能。標(biāo)準(zhǔn)時鐘補(bǔ)償模塊嵌入在核中。這個模塊控制時鐘補(bǔ)償(CC)字符的周期性傳輸。

3.3頂層結(jié)構(gòu)

Aurora 8B/10B核的頂層文件實例化了lane logic模塊TX和RX 的AXI4-Stream模塊、全局邏輯模塊和收發(fā)器的封裝模塊在Example Design中也實例化了時鐘和復(fù)位電路、幀生成模塊和檢查模塊。

下圖是一個全雙工配置的Aurora 8B/10B:

Xilinx平臺Aurora IP介紹(一)Aurora基礎(chǔ)知識

審核編輯:湯梓紅

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