“使用由 MATLAB 和 Deep Learning Toolbox 設計和訓練的神經網絡來對 ADC 誤差進行后校正后，在 ASIC 上實現時，恩智浦設計的神經網絡所需的面積只有 ADC 的 15%，正常工況下的功耗是 ADC 的大約 1/16。”

以集成電路 (IC) 形式實現的模數轉換器 (ADC) 容易因 IC 制造缺陷而產生誤差。

晶體管、電阻和電容等模擬元件失配會導致信號失真，如導致嚴重的總諧波失真 (THD)。

減少 ADC 誤差的一種方法是使用更大的模擬元件來增強設計。

這種方法通過提高匹配來降低失真系數，但需要更多面積和功耗。

第二種方法是增加校準電路，但這也需要額外的芯片面積，增加了成本和功耗，而且，這通常還要求了解待校準誤差的確切成因。

在恩智浦半導體埃因霍溫總部，我和同事使用由 MATLAB 和 Deep Learning Toolbox 設計和訓練的神經網絡來對 ADC 誤差進行后校正。

在 ASIC 上實現時，該網絡所需的面積只有 ADC 的 15%，正常工況下的功耗是 ADC 的大約 1/16。

設計和訓練神經網絡

我們在實驗室中向 30 個 ADC 樣本(裸片)輸入參考信號并捕獲數字輸出，從而生成訓練數據。我們另外留出 10 個樣本用于驗證網絡。

由于 ADC 誤差同時受溫度和電壓的影響，我們在九種不同的電壓與溫度組合下測試每個樣本，總共獲得 360 個測量值。

我們使用信號處理方法對數據進行預處理，然后使用測得的 ADC 數字輸出值作為神經網絡的輸入。我們將校正后的輸出信號與原始參考信號進行比較，據此更新網絡系數(圖 1)。

圖 1.神經網絡訓練設置。

項目剛開始的時候，我沒怎么用過神經網絡，因此不確定網絡該有多復雜。

最初，我在 MATLAB 中創建了基本的兩層和三層網絡，并在各層嘗試不同的神經元數量。第一層和第二層的神經元使用 sigmoid 激活函數，輸出層激活函數則是線性的。使用的代價函數是最小均方 (LMS) 代價函數。

我們基于手頭的數據集和上述早期配置訓練網絡，發現可以加入電壓和溫度測量值作為預測變量來提高網絡性能。經過這一更改，網絡在各種溫度和電壓條件下的性能都有顯著提升。

計算 IC 面積和功耗

現在，這個神經網絡能夠有效地后校正 ADC 誤差，那下一步就是計算它需要多少芯片面積和功耗。

為此，我從 MATLAB 生成了經過訓練的神經網絡的 Simulink 模型。

接下來，我使用 Fixed-Point Designer 量化所有網絡系數，然后使用 HDL Coder 從網絡生成 VHDL 代碼。

我的同事通過 HDL Verifier 協同仿真在 Simulink 中驗證生成的 VHDL，然后使用 Cadence Genus 來綜合設計。

他還在 Cadence 平臺上使用 28 納米 CMOS 制程進行物理實現，生成功耗報告，并計算使用的柵極數量和這些柵極所需的面積。

分析結果表明，使用神經網絡校正 ADC 誤差，面積和功耗成本都相對較低。

要實現一個能將信噪比提高約 17 dB 的網絡，只需 4600 多個柵極，占據 0.0084 平方毫米的芯片面積。ADC 的面積是 0.06 平方毫米，是網絡的七倍多。當處于活動狀態時，網絡功耗大約 15 μW，而 ADC 功耗為 233 μW。

作為誤差校正電路，這樣的面積和功耗估計值可以說是過關了，但我相信，我們還可以通過優化改進這些數字。即便我在機器學習方面經驗尚淺，但用 VHDL 實現網絡的這個工作流并不復雜。

因此，雖然我是新手，但相比傳統方法，我也并沒有多花太多時間，就設計和實現了基于神經網絡的電路。

提高可重用性和可移植性

近期，我們計劃在幾個方向進行探索，驗證神經網絡在 ADC 誤差校正中的應用。

首先，我們希望更好地了解經過訓練的網絡是如何執行誤差校正的，以便將生產環境下出現意外行為的風險降至最低。

其次，我們想擴展我們的數據集。我們需要知道，如果使用 100 萬個而不是僅僅 40 個樣本，之前的結果是否依然成立。

最后，我們想衡量神經網絡的可重用性。我們預計，相比傳統設計，這一網絡能夠更有效地補償各種 ADC 上的不同誤差，因為網絡能夠適應各種各樣的傳遞函數。

不過，我們需要進一步的測試來驗證此假設。

原文標題：MATLAB 芯思路 | 用神經網絡對 ADC 誤差進行后校正

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審核編輯：湯梓紅