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毛刺的產(chǎn)生原因:冒險和競爭

FPGA設(shè)計論壇 ? 來源:FPGA設(shè)計論壇 ? 作者:FPGA設(shè)計論壇 ? 2022-04-29 10:33 ? 次閱讀
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1. 毛刺的產(chǎn)生原因:冒險和競爭

使用分立元件設(shè)計電路時,由于PCB在走線時,存在分布電容和電容,所以在幾ns內(nèi)毛刺被自然濾除,而在PLD內(nèi)部沒有分布電感和電容,所以在PLD/FPGA設(shè)計中,競爭和冒險問題比較重要。

信號在FPGA器件內(nèi)部通過連線和邏輯單元時,都有一定的延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關(guān),同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉(zhuǎn)換也需要一定的過渡時間。由于存在這兩方面因素,多路信號的電平值發(fā)生變化時,在信號變化的瞬間,組合邏輯的輸出有先后順序,并不是同時變化,往往會出現(xiàn)一些不正確的尖峰信號,這些尖峰信號稱為"毛刺"。如果一個組合邏輯電路中有"毛刺"出現(xiàn),就說明該電路存在"冒險"。

可以概括的講,只要輸入信號同時變化,(經(jīng)過內(nèi)部走線)組合邏輯必將產(chǎn)生毛刺。將它們的輸出直接連接到時鐘輸入端、清零或置位端口的設(shè)計方法是錯誤的,這可能會導(dǎo)致嚴(yán)重的后果。所以我們必須檢查設(shè)計中所有時鐘、清零和置位等對毛刺敏感的輸入端口,確保輸入不會含有任何毛刺。

存在邏輯冒險的電路:

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仿真波形:

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2. 判斷是否存在冒險

關(guān)于冒險的知識,數(shù)電書上有詳細(xì)的說明,當(dāng)時沒有認(rèn)真學(xué),只了解個大概,現(xiàn)在又要重新看...還記得當(dāng)年畫卡諾圖時的痛苦

冒險按照產(chǎn)生方式分為靜態(tài)冒險&動態(tài)冒險兩大類。靜態(tài)冒險指輸入有變化,而輸出不應(yīng)該變化時產(chǎn)生的窄脈沖;動態(tài)冒險指輸入變化時,輸出也應(yīng)該變化時產(chǎn)生的冒險。動態(tài)冒險是由靜態(tài)冒險引起的,所以,存在動態(tài)冒險的電路也存在靜態(tài)冒險。

靜態(tài)冒險根據(jù)產(chǎn)生條件不同,分為功能冒險和邏輯冒險兩種。當(dāng)有兩個或兩個以上的輸入信號同時變化時,在輸出端有毛刺,稱為功能冒險;如果只有一個輸入變量變化時,出現(xiàn)的冒險稱為邏輯冒險。

因為動態(tài)冒險是由靜態(tài)冒險引起的,所以消除了靜態(tài)冒險,也就消除了動態(tài)冒險。功能冒險是由電路的邏輯功能產(chǎn)生的,只要輸入信號不是按照循環(huán)碼的方式變化,就會產(chǎn)生功能冒險,而且不能通過修改設(shè)計來消除,只能通過對輸出進(jìn)行采樣來消除。判斷邏輯冒險的步驟:

判斷信號是否會同時變化

判斷信號同時變化時,是否會發(fā)生冒險(代數(shù)法 or 卡諾圖

3. 消除毛刺

我們可以通過改變設(shè)計,破壞毛刺產(chǎn)生的條件,來減少毛刺的發(fā)生。例如,在數(shù)字電路設(shè)計中,常常采用格雷碼計數(shù)器取代普通的二進(jìn)制計數(shù)器,這是因為格雷碼計數(shù)器的輸出每次只有一位跳變,消除了競爭冒險的發(fā)生條件,避免了毛刺的產(chǎn)生。

毛刺并不是對所有的輸入都有危害,例如D觸發(fā)器的D輸入端,只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時間,就不會對系統(tǒng)造成危害,我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。根據(jù)這個特性,我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路,這是因為同步電路信號的變化都發(fā)生在時鐘沿,只要毛刺不出現(xiàn)在時鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時間,就不會對系統(tǒng)造成危害。(由于毛刺很短,多為幾納秒,基本上都不可能滿足數(shù)據(jù)的建立和保持時間)

以上方法可以大大減少毛刺,但它并不能完全消除毛刺,有時,我們必須手工修改電路來去除毛刺。一般有兩種方法:

脈沖選擇法

一般說來,冒險出現(xiàn)在信號發(fā)生電平轉(zhuǎn)換的時刻,也就是說在輸出信號的建立時間內(nèi)會發(fā)生冒險,而在輸出信號的保持時間內(nèi)是不會有毛刺信號出現(xiàn)的。如果在輸出信號的保持時間內(nèi)對其進(jìn)行"采樣",就可以消除毛刺信號的影響。缺點是必須人為的保證sample信號必須在合適的時間中產(chǎn)生

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時序邏輯保持法

利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點,在輸出信號的保持時間內(nèi),用觸發(fā)器讀取組合邏輯的輸出信號,這種方法類似于將異步電路轉(zhuǎn)化為同步電路。

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4. 具體信號的討論

1. 置位/復(fù)位信號

清除和置位信號要求象對待時鐘那樣小心地考慮它們,因為這些信號對毛刺也是非常敏感的。正如使用時鐘那樣,最好的清除和置位是從器件的引腳單直接地驅(qū)動。有一個主復(fù)位Reset引腳是常用的最好方法,主復(fù)位引腳給設(shè)計項目中每個觸發(fā)器饋送清除或置位信號。幾乎所有PLD器件都有專門的全局清零腳和全局置位。如果必須從器件內(nèi)產(chǎn)生清除或置位信號,則要按照“門控時鐘”的設(shè)計原則去建立這些信號,確保輸入無毛刺。

2. 組合邏輯輸出

當(dāng)PLD輸出引腳給出系統(tǒng)內(nèi)其它部分的邊沿敏感信號或電平敏感信號時,這些出信號必須象內(nèi)部時鐘、清除和置位信號一樣小心地對待。只要可能就應(yīng)在PLD輸出端寄存那些對險象敏感的組合輸出。如果你不能寄存險象敏感的輸出,則應(yīng)符合“門控時鐘”中討論的門控時鐘的條件。決不能用多級邏輯驅(qū)動毛刺敏感的輸出。

3. 異步輸入信號

按照定義,異步輸入不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時間的要求。因此,異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器,或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài),在該狀態(tài)下,觸發(fā)器的輸出不能識別為l或0。如果沒有正確地處理,亞穩(wěn)性會導(dǎo)致嚴(yán)重的系統(tǒng)可靠性問題。采用附加觸發(fā)器同步使能信號的方法可保證不違反計數(shù)器的建立時間,從而解決可靠性的問題。

審核編輯 :李倩

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原文標(biāo)題:FPGA學(xué)習(xí)-關(guān)于毛刺

文章出處:【微信號:gh_9d70b445f494,微信公眾號:FPGA設(shè)計論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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