以一個(gè)不接地設(shè)備為例，如圖1所示，當(dāng)外部干擾以共模的方式施加在電源線上時(shí)，由于信號(hào)電纜與參考地之間的分布電容的存在，導(dǎo)致共模干擾電流可以從電源線經(jīng)過PCB，最后通過信號(hào)電纜與參考接地板之間的分布電容入地（圖1中箭頭線所示）。

圖1 浮地設(shè)備干擾流過PCB

圖1所示的例子中，共模干擾電流的路徑已非常明確，并且可以明顯地看到共模干擾電流流過了PCB，那么共模電流是如何干擾PCB中電路的呢？原因是當(dāng)共模干擾電流流過產(chǎn)品內(nèi)部電路時(shí)，由于地系統(tǒng)中的阻抗相對(duì)較低，導(dǎo)致大部分的共模干擾電流會(huì)沿著PCB中的地層或地線流動(dòng)。圖2是共模電流流過PCB時(shí)形成對(duì)電路干擾的原理圖。

如圖2所示，對(duì)于單端傳輸信號(hào)，當(dāng)同時(shí)注入信號(hào)線和地線上的共模干擾信號(hào)進(jìn)入電路時(shí)，在IC1的信號(hào)的接口處，由于S1與GND所對(duì)應(yīng)的阻抗不一樣（S1較高，GND較低），共模干擾信號(hào)會(huì)轉(zhuǎn)化成差模干擾信號(hào)，并出現(xiàn)在S1與GND之間。這樣，干擾首先會(huì)對(duì)IC1的輸入接口的信號(hào)產(chǎn)生影響。濾波電容C的存在，使IC1的第一級(jí)輸入受到保護(hù)，即在IC1的輸入信號(hào)接口和地之間的差模干擾被C濾除或旁路（如果沒有C的存在，出現(xiàn)在S1與GND之間差模干擾電平就會(huì)直接影響IC1的輸入信號(hào)）。然后，大部分會(huì)沿著PCB中的低阻抗地層從一端流向另一端，后一級(jí)的干擾將會(huì)在共模干擾電流流過地系統(tǒng)中產(chǎn)生。（當(dāng)然，這里忽略了串?dāng)_因素，串?dāng)_的存在將使干擾電流的流經(jīng)路徑復(fù)雜化，因此串?dāng)_的控制在EMC設(shè)計(jì)中也是非常重要的一步，這將會(huì)在以后的文章中討論。）圖2中的Z0V表示PCB中兩個(gè)集成電路之間的地阻抗，US表示集成電路IC1向集成電路IC2傳遞的信號(hào)電壓。

圖2 共模電流流過PCB時(shí)形成對(duì)電路干擾的原理圖

共模干擾電流流過地阻抗Z0V時(shí)，Z0V的兩端就會(huì)產(chǎn)生壓降UCM≈Z0V×Iext。該壓降對(duì)于集成電路IC2來說相當(dāng)于在IC1傳遞給它的電壓信號(hào)US上又疊加了一個(gè)干擾信號(hào)UCM，這樣IC2實(shí)際上接收到的信號(hào)為Us+UCM，這就是影響IC2輸入接口正常工作電平的干擾。干擾電壓的大小不但與共模瞬態(tài)干擾的電流大小有關(guān)，還與地阻抗Z0V的大小有關(guān)。當(dāng)干擾電流大小一定的情況下，干擾電壓UCM的大小由Z0V決定。也就是說，PCB中的地線或地平面阻抗與電路的瞬態(tài)抗干擾能力有直接關(guān)系（關(guān)于地平面阻抗的分析將在以后文章進(jìn)行講述）。

圖3是兩種不同情況下的地阻抗與頻率關(guān)系。由圖3可知，一個(gè)完整（無過孔、無裂縫）的地平面，在100MHz的頻率時(shí)，只有約3.7毫歐的阻抗。這說明，即使有100A的電流流過3.7毫歐的阻抗，也只會(huì)產(chǎn)生0.37V的壓降。對(duì)于3.3V TTL電路來說，這是可以承受的，因?yàn)?.3V TTL電路總是要在0.8V以上的電壓下才會(huì)發(fā)生邏輯轉(zhuǎn)換。3.3V TTL電路邏輯狀態(tài)如圖4所示。

圖3 兩種不同情況下的地阻抗與頻率關(guān)系

如果PCB中的地不采用平面設(shè)計(jì)而采用印制線（如單面板或雙面板），那么按圖3所示，3cm的印制地線地阻抗約為20歐姆，這樣當(dāng)由100A的電快速瞬變脈沖群共模電流流過時(shí)，產(chǎn)生的壓降約為200V。

圖4 3.3V TTL電路邏輯狀態(tài)

200V的壓降對(duì)3.3VTTL電路來說是非常危險(xiǎn)的，可見PCB中地阻抗對(duì)抗干擾能力的重要性。實(shí)踐證明，對(duì)于3.3V TTL電路來說，共模干擾電流在地平面上的壓降小于0.8V時(shí)，電路狀態(tài)不會(huì)受到影響。對(duì)于2.5V TTL電路，這些電壓將會(huì)更低（0.2V和1.7V），從這個(gè)意識(shí)上，3.3V TTL電路比2.5VTTL電路具有更高的抗干擾能力（這種方法可以用于產(chǎn)品設(shè)計(jì)時(shí)對(duì)產(chǎn)品進(jìn)行EMC分析和風(fēng)險(xiǎn)評(píng)估）。

對(duì)于PCB中的差分傳輸信號(hào)，當(dāng)共模電流ICM流過地平面時(shí)，也必然會(huì)在地平面的阻抗Z0V兩端產(chǎn)生壓降，當(dāng)共模電流ICM一定時(shí)，地平面阻抗越大，壓降越大。像單端信號(hào)被干擾的原理一樣，這個(gè)壓降猶如施加在差分線的一根信號(hào)線與0V地之間，即圖5中所示的UCM1、UCM2、UCM3、UCM4。由于差分線對(duì)的一根線與0V地之間的阻抗Z1、Z2和接收器與發(fā)送器的輸入/輸出阻抗ZS1、ZS2總是不一樣的（寄生參考的影響，實(shí)際布線中不可能做到，兩根差分線對(duì)的對(duì)地阻抗一樣），造成UCM1、UCM2、UCM3、UCM4的值也不相等，差異部分即轉(zhuǎn)化為差模干擾電壓Udiff，對(duì)差分信號(hào)電路產(chǎn)生干擾。可見，對(duì)于差分電路來說，地平面的阻抗也同樣重要，同時(shí)PCB布線時(shí)，保證差分線對(duì)的各種寄生參數(shù)平衡一致也很重要。

圖5 共模干擾電流對(duì)差分電路的干擾原理

審核編輯 ：李倩