針對大帶寬采樣需求，設(shè)計(jì)了基于ＡＤ９２０８的高速采集電路，通過分析時(shí)鐘抖動(dòng)，噪聲等因素對采集電路的影響，設(shè)計(jì)了相關(guān)電路，包括低抖動(dòng)時(shí)鐘電路、模擬信號(hào)輸入電路、電源電路，并測試了在不同輸入頻率下，ＡＤ９２０８的無雜散動(dòng)態(tài)范圍。

引言

數(shù)字接收機(jī)在合成孔徑雷達(dá)、無線電通信、以及儀器儀表等場合中占有重要地位。隨著電子產(chǎn)業(yè)的發(fā)展，數(shù)字接收機(jī)對采樣率、模擬信號(hào)輸入帶寬以及分辨率等要求越來越高，因此對模數(shù)轉(zhuǎn)換電路的設(shè)計(jì)要求更加嚴(yán)格。目前高速采樣系統(tǒng)設(shè)計(jì)達(dá)到Ｇｓｐｓ以上，除模數(shù)轉(zhuǎn)換器（ＡＤＣ）本身性能指標(biāo)要求外，在外圍電路設(shè)計(jì)以及印刷電器板（ＰＣＢ）布線上都有很高的要求，相關(guān)芯片大部分由國外制造，國內(nèi)正處于發(fā)展期，相關(guān)技術(shù)需求越來越高，因此對高帶寬、高分辨率的模數(shù)轉(zhuǎn)換電路研究具有重要的意義。

本文選用ＡＤＩ公司生產(chǎn)的３Ｇｓｐｓ、１４ＢｉｔＡＤＣ芯片ＡＤ９２０８，分析其性能參數(shù)以及相關(guān)影響因素，進(jìn)行了采集電路設(shè)計(jì)，重點(diǎn)分析設(shè)計(jì)了時(shí)鐘電路、模擬信號(hào)輸入電和電源電路，保證時(shí)鐘、模擬信號(hào)輸入通道和電源滿足設(shè)計(jì)要求。

１采樣電路影響因素分析

信噪比是采樣電路最關(guān)鍵的性能指標(biāo)，式（１）表示了信噪比與量化噪聲，熱噪聲和時(shí)鐘抖動(dòng)的關(guān)系：

式中：ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ來源于時(shí)鐘電路；ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ來源于模擬信號(hào)輸入電路。

通過查詢ＡＤ９２０８技術(shù)手冊，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝５５ｆｓ，ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ＝０，ｆＡ ＝３ＧＨｚ，將其代入式（４）可得到在３ＧＨｚ理想模擬信號(hào)輸入條件下，理想的采樣電路信噪比σＳ／Ｎｉｄｅａ-ａｄｃ＝５９．６８ｄＢ。在采樣電路設(shè)計(jì)中，為提高信噪比性能，應(yīng)盡可能減少時(shí)鐘抖動(dòng)ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ和模擬信號(hào)輸入抖動(dòng)ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ。

２采集電路分析與設(shè)計(jì)

采集電路設(shè)計(jì)以ＡＤ９２０８為核心，其結(jié)構(gòu)如圖１所示，外部接口主要包括模擬信號(hào)輸入，采樣時(shí)鐘輸入，電源，以及ＳＥＲＤＥＳ傳輸所需要的時(shí)鐘和傳輸通道。

圖１ＡＤ９２０８結(jié)構(gòu)示意圖

根據(jù)ＡＤ９２０８具體設(shè)計(jì)要求，設(shè)計(jì)的采集電路主要包括前端模擬輸入電路、時(shí)鐘電路、供電電路、數(shù)據(jù)接收電路和管理配置電路等，如圖２所示。據(jù)第１節(jié)所述，時(shí)鐘電路和模擬信號(hào)輸入電路至關(guān)重要，同時(shí)電源供電是保證電路工作的重要因素，本節(jié)將進(jìn)行詳細(xì)分析和設(shè)計(jì)。

圖２采集電路原理示意圖

２．１時(shí)鐘電路分析與設(shè)計(jì)

高速ＡＤＣ需要１個(gè)低抖動(dòng)的高頻采樣時(shí)鐘，通常由時(shí)鐘源和鎖相環(huán)（ＰＬＬ）電路產(chǎn)生，除選擇良好的時(shí)鐘源，ＰＬＬ電路的設(shè)計(jì)至關(guān)重要，高速ＡＤＣ需要的采樣時(shí)鐘帶寬較高，因此可采用２級(jí)ＰＬＬ結(jié)構(gòu)，第１級(jí)ＰＬＬ環(huán)路濾波器帶寬較窄，濾除鑒相器輸出的諧波分量，為ＰＬＬ２提供了１個(gè)高精度、低相噪的參考時(shí)鐘，以期ＰＬＬ２為高速ＡＤＣ提供大帶寬、低抖動(dòng)的采樣時(shí)鐘。ＰＬＬ級(jí)聯(lián)方式如圖３所示．式（５）表示了輸出頻率Ｆｏｕｔ和時(shí)鐘源頻率Ｆｒｅｆ的關(guān)系：

任何時(shí)鐘電路均會(huì)產(chǎn)生時(shí)鐘抖動(dòng)，時(shí)鐘電路總抖動(dòng)ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ包括時(shí)鐘源、ＰＬＬ電路、分頻電路等各種級(jí)聯(lián)電路抖動(dòng)的均方根。ＡＤ９０２８在３Ｇ理性模擬信號(hào)下信噪比σＳ／Ｎｉｄｅａ-ａｄｃ ＝５９．６８ｄＢ，為保證設(shè)計(jì)要求，最終信噪比應(yīng)在５３ｄＢ以上，將σＳ／Ｎ ＝ ５３ｄＢ，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝５５ｆｓ，ｆＡ ＝３ＧＨｚ，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝０，代入式（３）和式（４）可計(jì)算出ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ＝９５ｆｓ。因此在時(shí)鐘電路設(shè)計(jì)時(shí)應(yīng)選擇時(shí)鐘抖動(dòng)在９５ｆｓ以下的器件。

本設(shè)計(jì)中，為簡化電路，選擇Ｔｉ 公司的ＬＭＫ０４８２８，時(shí)鐘抖動(dòng)為９０ｆｓ，滿足時(shí)鐘抖動(dòng)要求。支持雙ＰＬＬ級(jí)聯(lián)工作模式，且Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２可自動(dòng)配置，鎖定后時(shí)可以同時(shí)輸出多路時(shí)鐘，滿足ＡＤＣ采樣、數(shù)據(jù)發(fā)送和ＦＰＧＡ 數(shù)據(jù)接收的時(shí)鐘要求，保證時(shí)鐘同步。圖４為設(shè)計(jì)的時(shí)鐘電路原理框圖。

圖４時(shí)鐘電路原理框圖

２．２模擬信號(hào)輸入電路分析與設(shè)計(jì)

目前，用來驅(qū)動(dòng)ＡＤＣ 的方案主要有變壓器和差分放大器２種。第一，變壓器是無源器件，不需要消耗功率，且一般認(rèn)為它引入的噪聲是可忽略的。第二，差分放大器是有源器件，需要消耗能量，具有一定的諧波失真和較寬頻帶內(nèi)的白噪聲，會(huì)降低ＡＤＣ的信噪比和有效分辨率。

本次設(shè)計(jì)模擬信號(hào)從同軸電纜接插件中輸入為單端信號(hào)，ＡＤ９２０８模擬輸入通道為差分形式，雖然放大器也能實(shí)現(xiàn)該功能，但變壓器為無源器件，并且具有電流隔離功能，帶寬更寬，功耗低，且不引入噪聲，對ＳＮＲ沒有影響。為滿足ＡＤ９２０８信號(hào)輸入帶寬，選用型號(hào)為ＢＡＬ－０００６ＳＭＧ的ＢＡＬＵＮ 射頻變壓器，阻抗５０Ω。

在將模擬信號(hào)轉(zhuǎn)換為差分信號(hào)后，需要進(jìn)行阻抗匹配，根據(jù)ＡＤ９２０８輸入阻抗要求，設(shè)計(jì)的模擬信號(hào)輸入電路原理框圖如圖５所示。

圖５模擬信號(hào)調(diào)理框圖

２．３電源電路設(shè)計(jì)

高速ＡＤＣ電路設(shè)計(jì)中，要確保電源來源及目的端的電壓及電流滿足需求。一般會(huì)涉及多種電源，分布式電源架構(gòu)往往更適合高速電路設(shè)計(jì)，即采用２級(jí)電源轉(zhuǎn)換，第１級(jí)電源的目的是獲得中間電源，同時(shí)為單板提供電源隔離保護(hù)，允許輸出較大的紋波和噪聲，第２級(jí)電源的目的是輸出器件所需要的電源，重點(diǎn)是限制輸出端的噪聲和紋波。如圖６所示。

圖６分布式電源框圖

通用的電源包括開關(guān)型ＤＣ－ＤＣ和低壓差線性穩(wěn)壓器（ＬＤＯ），開關(guān)型ＤＣ－ＤＣ效率高，能實(shí)現(xiàn)隔離保護(hù)，ＬＤＯ電源相對于ＤＣ－ＤＣ電源紋波小、穩(wěn)定性高，但輸出電流較小。顯然在分布式電源架構(gòu)中，第１級(jí)適合采用開關(guān)型ＤＣ－ＤＣ，以提供隔離保護(hù)和更高的轉(zhuǎn)換效率，第２級(jí)電源采用ＬＤＯ電源，以提供精確的電壓和紋波抑制。在設(shè)計(jì)時(shí)，ＬＤＯ電源電路為器件直接供電，應(yīng)注意輸出電壓精度、壓降、延時(shí)、散熱、紋波抑制（ＰＳＲＲ）等。以ＴＰＳ７Ａ９１為例，該器件在負(fù)載和溫度范圍內(nèi)精度達(dá)１％，ＬＤＯ功耗為輸出電流與壓降的乘積，在滿足目的器件所需電壓的情況下，應(yīng)盡可能減少壓降，其中包括合理降低輸入電壓，增加散熱以降低電源溫度，從而減少電源功耗，獲取更高效率。式（６）表示了壓降與額定電流的關(guān)系：

顯然降低壓降可以減少功耗，抑制紋波。因此在ＬＤＯ電源設(shè)計(jì)時(shí)，在滿足輸出電壓的要求下，應(yīng)盡可能減少輸入電壓。

目前器件集成度越來越高，內(nèi)部晶體管數(shù)量越來越大，受器件電源管腳數(shù)目限制，外部電源需給內(nèi)部電路提供公共的供電節(jié)點(diǎn)，此時(shí)器件供電處的噪聲會(huì)通過內(nèi)部電路傳播，影響器件內(nèi)部工作穩(wěn)定包括晶振、ＰＬＬ、延時(shí)鎖相環(huán)（ＤＬＬ）的抖動(dòng)特性，ＡＤ轉(zhuǎn)換電路的轉(zhuǎn)換精度，嚴(yán)重時(shí)甚至引起邏輯錯(cuò)誤。器件供電引腳處的噪聲主要來源于電源本身輸出紋波，器件因邏輯轉(zhuǎn)換產(chǎn)生的瞬態(tài)電流，電源無法實(shí)時(shí)響應(yīng)目的器件對電流需求的快速變化，信號(hào)通過過孔換層引起的電源噪聲。其中包括選用低紋波電源器件，在目的器件管腳處放置旁路電容作為電荷緩沖池以滿足器件對電流需求的快速變化，濾波以消除噪聲。

降低輸出噪聲ＶＯＵＴ（ｆ），需提高電源的紋波抑制和降低輸入噪聲。除選用高紋波抑制電源器件，還需要在電源參考電壓處增加合適的前饋電容。綜上，電容在電源電路中占有十分重要的地位。

電容的本質(zhì)是儲(chǔ)存電荷和釋放電荷，因此作為電荷緩沖池容易滿足器件工作電壓不隨電流和功耗的劇烈變化而變化。同時(shí)電容阻抗Ｚ ＝１／（ｊωＣ），頻率不同，電容阻抗不同。高速設(shè)計(jì)中，電源噪聲往往占據(jù)不同的頻帶，且電容并不是純粹電容，同時(shí)包含電容分量和電阻分量，如圖７所示。

圖７電容分量示意圖

因此在選取不同電容增強(qiáng)濾波特性時(shí)，不僅考慮電容值，還應(yīng)考慮封裝和材料不同影響的其他特性。以某廠家提供的０６０３封裝１μＦ，０６０３封裝０．０１μＦ，０４０２封裝０．０１μＦ阻抗曲線來分析，如圖８所示，顯然只選用０６０３封裝１μＦ和０６０３封裝０．０１μＦ并未拓寬低阻抗頻帶，選用０６０３封裝１μＦ和０４０２封裝０．０１μＦ可以拓寬低阻抗頻帶，并聯(lián)放置相同電容可以獲得更低阻抗。

圖８并聯(lián)阻抗圖

３驗(yàn)證

在完成板卡基礎(chǔ)調(diào)試后，利用信號(hào)源產(chǎn)生步進(jìn)１００ＭＨｚ的模擬信號(hào)，并將采集數(shù)據(jù)進(jìn)行快速傅里葉變換（ＦＦＴ），圖９為１９２０ＭＨｚ模擬信號(hào)輸入下，計(jì)算得到的無雜散動(dòng)態(tài)范圍，圖１０將各頻點(diǎn)得到的數(shù)據(jù)根據(jù)式（２）轉(zhuǎn)換為有效位數(shù)曲線，可以驗(yàn)證電路采樣位數(shù)在９．６～１２ 位，發(fā)揮了ＡＤ９２０８性能，滿足設(shè)計(jì)要求，為后續(xù)數(shù)據(jù)處理提供了良好的平臺(tái)。

圖９ＦＦＴ數(shù)據(jù)圖

圖１０ＥＮＯＢ對照圖

４結(jié)束語

本文通過分析ＡＤＣ信噪比性能影響因素，明確時(shí)鐘抖動(dòng)、信號(hào)輸入對提高ＡＤＣ性能有著重要的影響，詳細(xì)分析和設(shè)計(jì)了時(shí)鐘電路、模擬信號(hào)輸入電路和電源電路。最后通過輸入各頻點(diǎn)模擬信號(hào)測試，對比ＡＤ９２０８手冊提供的數(shù)據(jù)，驗(yàn)證了采集電路性能，為后續(xù)數(shù)據(jù)處理打下了基礎(chǔ)。

作者：王德恒，劉文政

來源：艦船電子對抗