過去十年以來，從消費應用、網絡或防御系統（包括傳感器）開始的不同應用領域都受到半導體 VLSI 電路技術的影響。對于 ASIC （SoC），功率、性能（時間）和面積始終是設計中的挑戰因素。基于用戶應用，過去對上述一項或全部因素進行優化。除了 PPA，處理 IC 結構測試 -DFT 時間也成為一項具有挑戰性的綜合任務。隨著設計復雜性與日俱增——由于摩爾定律，使用傳統的 DFT 掃描方法可以測試 ASIC，但它會導致更高的測試數據量和非線性測試時間增加。早些時候，測試成本是實施掃描壓縮時唯一考慮的因素。任何壓縮技術的關鍵要求是保持與標準（未壓縮）相比的高測試質量。測試壓縮比在減少總測試時間方面起著至關重要的作用。在本文中，我們主要關注一種在不影響測試質量的情況下使用芯片頂部的最佳測試通道數量來減少測試時間的方法。

一、 簡介

正如名稱所定義的，ASIC 專為特定應用而設計。可以使用不同的技術來創建 ASIC，但由于高可靠性和低成本，CMOS 很常見。對于 ASIC（SoC 設計）來說，功耗、性能（時間）和面積是設計中的挑戰因素。基于這些因素的應用權重取決于ASIC。在這里，圖 1 顯示了不同的應用，表 I 列出了因素的權重。

表 I

功率、面積和時間比較

二、 ASIC設計中對掃描壓縮的需求

早些時候，測試人員成本是實施掃描壓縮時唯一考慮的因素。測試模式的數量取決于測試數據量和測試時間。模式截斷選項會導致測試覆蓋率降低，最終會增加運送給客戶的百萬分之二的缺陷零件 （DPM），這會影響良率。因此，為了避免由于測試質量低而導致測試逃逸的增加，業界已經認識到測試模式壓縮的必然需求。下一代 ASIC （SoC） 設計流程具有更復雜的結構，這會導致具有新的故障模型和額外的測試模式來檢測這些故障模型，并且壓縮也有助于解決該因素。

掃描壓縮結果如下：

? 減少掃描數據內存的需求

? 減少每個零件的測試應用時間

? 減少所需掃描通道的數量

? 減少串行負載模式的仿真時間

A. 壓縮技術簡介

與標準（未壓縮）ATPG 相比，任何壓縮技術的關鍵要求是保持較高的測試質量。壓縮技術基于傳統的確定性 ATPG，并使用相同的故障模型通過熟悉的流程獲得相似的測試覆蓋率 。它通過改進掃描測試數據的壓縮和減少測試時間來擴展ATPG 。它通過使用少量掃描通道控制大量內部掃描鏈來實現掃描測試數據的壓縮。

B. 基本壓縮術語

對于壓縮，外部掃描鏈稱為掃描通道，以將它們與核心內的內部掃描鏈區分開來。它們的數量明顯少于內部掃描鏈的數量。鏈通道比的確定，定義了設計的壓縮，直接影響測試覆蓋率和測試數據量。有效的壓縮取決于掃描鏈和掃描通道。

壓縮可以表示為 ATPG 的測試器內存與壓縮的比率，也可以表示為 no。ATPG 與壓縮的測試周期。由于沒有。通道數是相同的，兩個計算將是等效的 。

壓縮是兩個因素的函數：

* Chain-to-channel ratio：掃描鏈（內部到核心）與掃描通道（外部）的比率

* 每個圖案的移位周期數的變化（掃描鏈的數量、掃描單元的數量和每個圖案的初始周期）。

三、S can 壓縮分析

我們只能直接控制鏈與通道的比率。然而，這三個因素是相關的。內部掃描鏈與外部掃描通道的比率越高，每個模式的壓縮率越高，但壓縮分析將為您提供壓縮的估計計算，因為您改變了不同的因素。

A. 什么是分析壓縮？

通常掃描通道的數量取決于硬件資源，例如 ATE 上的測試通道和可用于測試的頂層設計引腳。但是，為了有效壓縮，我們可以更改掃描鏈要求。壓縮分析命令適用于不同鏈通道比對測試數據的影響，而無需修改您的芯片設計。壓縮分析有助于確定壓縮結構的鏈通道比、測試覆蓋率和測試數據量。

B. 壓縮分析是如何工作的？

它分兩步分析應用程序的壓縮。

兩個步驟如下：

1. 分析插入掃描的設計并給出測試覆蓋率開始下降的最大鏈通道比范圍。

2. 計算指定鏈與通道比率的硬件配置，生成臨時測試模式，并返回壓縮配置的測試數據統計［4］。

C. 壓縮分析流程：

1. 檢查當前掃描配置并計算通道/鏈比率。

一個。根據壓縮配置，它將為您提供估計的壓縮比。（檢查 intest/extest 配置報告）。

2. 用現有的掃描配置寫出掃描設計網表并生成運行模式。

3. 在模式生成開始之前添加analyze_compression 命令。（在模式生成之前）［4］。

4. 此命令將幫助分析壓縮并在模式生成階段結束時為您提供以下統計信息。

該工具分析設計并返回一系列鏈與通道比率值，從故障覆蓋率下降可忽略不計的比率開始，到故障覆蓋率下降 1% 的比率結束，如下所示：

圖 2 壓縮分析數據

6. 對于可忽略的故障覆蓋率下降，選擇相應的通道鏈比值并重新計算通道數。

7. 更新的通道數將是實現高壓縮所需的最小通道，故障覆蓋率下降可忽略不計。

表三

結果比較

基于Flow，進行了通道縮減實驗，表2顯示了通道與鏈比、壓縮比、覆蓋和模式數的結果比較。

四。 對分層測試的影響

致力于尖端技術會導致頂級 ASIC/SoC 的引腳數減少。有限的引腳將在頂層用于測試，大多數時候這些引腳在功能引腳之間共享。管腳的數量在頂層受到限制。使用以下示例，我們可以檢查塊級掃描通道減少在芯片級協作期間的幫助。考慮下圖所示的場景。

使用不同的案例/場景，我們將檢查掃描通道減少如何在頂層提供幫助。

1） 案例 1：考慮我們有 3 個塊內核可用并且在芯片頂層有兩個實例可用的場景。每個核心運行 4 個掃描通道，如圖 3（a） 所示。在芯片頂層模式生成和仿真期間，所有三個實例都將成組使用。3 個核心/塊 * 2 個實例 = 6 個頂級實例。考慮我們將有 12 個頻道可用。為了適應所有 6 個實例，我們需要為模式生成創建 2 個模式，如圖 3（b） 所示。

圖 3（b）。分層測試的概念圖

因此，在這種情況下，我們需要創建總共 2 個組來容納所有實例（每個 3 個）以使用 12 個可用的掃描通道。現在讓我們看另一個案例。

2） Case2：在這種情況下考慮使用analyze_compression。我們已經完成了掃描通道縮減，每個內核使用的掃描輸入/輸出通道數為 2，如圖 4（a） 所示。讓我們檢查統計數據。3 個核心塊 * 2 個實例 = 6 個實例，頂部可用的總掃描通道為 12。每個塊將僅使用 2 個通道，因此使用的總通道為 6 個通道。考慮到這一點，我們現在可以在 1 模式下容納所有 6 個實例，如圖 4（b） 所示。測試時間將減少一半。

圖 4（b）。分層測試的概念圖

V. 增加壓縮和模式膨脹之間的權衡

1） 壓縮比

掃描通道數的減少導致更高的壓縮比。平衡壓縮目標與測試資源和設計需求也很重要。使用不必要的大壓縮目標可能會對壓縮、測試質量和芯片設計布局產生不利影響。

2） 較低的測試覆蓋率

較高的壓縮比會增加每個測試模式的壓縮率，但也會增加生成無法壓縮的測試模式的可能性，并可能導致測試覆蓋率降低。

3） 模式通貨膨脹

更高的壓縮比也減少了動態壓實可以適應測試模式的故障數量。這可以增加檢測這些故障的測試模式的總數。

為了減輕較高壓縮對 ATPG 覆蓋率和模式數量的影響，在分析壓縮期間，選擇通道與鏈的比率值，以使對覆蓋率的影響可以忽略不計。

結論

在本文中，我們檢查了掃描壓縮確實有助于減少 ASIC 設計中的測試時間 （DFT），但掃描通道減少也是一種有助于頂層測試時間的方法。根據示例案例研究，我們可以確定有效壓縮所需的最小通道數，以及它如何影響其他參數，如鏈通道比、壓縮比和測試時間。如今在半導體行業，這些因素被廣泛用于節省測試成本。

作者：Chintan Panchal，Charu Patel

審核編輯：郭婷