微控制器 （MCU） 和相關設備的技術趨勢是更小的幾何尺寸，因此需要更小的工作電壓。電路設計人員面臨著將低壓信號連接到各種其他設備電壓的挑戰(zhàn)。I2C 總線以其定義的協(xié)議和雙向信號流對這些工作提出了獨特的問題。集成電平轉(zhuǎn)換總線緩沖器應用特定標準產(chǎn)品 （ASSP） 可以解決此問題，但也有其自身的障礙。

由于半導體制造技術的進步，最新的嵌入式計算設備具有較低的電源電壓。這正在創(chuàng)造更小的晶體管幾何形狀，這反過來意味著更低的擊穿電壓。因此，信號擺幅現(xiàn)在比以前小得多，低至 1 V（圖 1）。

圖 1：縮小的晶體管幾何尺寸導致?lián)舸╇妷汉托盘枖[幅比過去更低。

對于純數(shù)字信號，有幾種可用的接口設備可以將較小的信號轉(zhuǎn)換為 CPU 輸出端口的較高擺幅。同樣，這些相同的器件可用于將現(xiàn)有信號降壓為更小、更安全的輸入，用于新的低壓內(nèi)核。例如，電壓電平轉(zhuǎn)換器 （VLT） 可以解決信號工作電壓的任何不匹配問題，但雙向 VLT 的設計卻很棘手。特定應用標準產(chǎn)品 （ASSP） 解決了這個問題。

I2C 總線基礎知識

I2C 總線依靠兩個電氣連接和兩個外部電阻器來實現(xiàn)完整的雙向信號傳輸。該協(xié)議是全面的，允許多個節(jié)點同時充當發(fā)送器和接收器，同時由于簡單可靠的多主機仲裁而避免總線沖突。

I2C 總線上的數(shù)據(jù)流由主機控制，主機提供稱為串行時鐘 （SCL） 的時鐘信號。數(shù)據(jù)沿稱為串行數(shù)據(jù) （SDA） 的第二個電氣連接傳遞，并且 SDA 上的數(shù)據(jù)可能從主機流向從機，或以另一個方向流動。

I2C 總線的一個獨特特性是節(jié)點的線或邏輯連接。當總線空閑時，沒有節(jié)點消耗電流，總線信號被上拉電阻保持在邏輯 1（通常為 +5 V），SCL 和 SDA 各一個。信號由一個節(jié)點通過一個漏極開路驅(qū)動器拉低這些線路來斷言（盡管基于雙極技術的舊設備使用開路集電極設備來實現(xiàn)相同的結(jié)果）。主機發(fā)起每個數(shù)據(jù)事務，響應節(jié)點將 SDA 線拉低（響應設備也可能將 SCL 線拉低，但這種稱為“時鐘拉伸”的模式很少使用）。

雙向電壓電平轉(zhuǎn)換器 （VLT）

I2C 總線協(xié)議中沒有硬件流控制，這使得 VLT 協(xié)議不可知，但也帶來了電路設計挑戰(zhàn)（圖 2）。

圖 2： I2C 總線協(xié)議中不存在硬件流控制，這給電路設計帶來了挑戰(zhàn)。

I2C 總線上的數(shù)據(jù)流向變化經(jīng)常發(fā)生，實際上是在每八個時鐘周期或傳輸一個字節(jié)數(shù)據(jù)之后。第 9 個時鐘周期讀取從設備以確認發(fā)送的數(shù)據(jù)已被理解。在第 9 個時鐘周期期間，主機在 SDA 線上查找邏輯 0 確認（稱為“ACK”）或邏輯 1 未確認（稱為“NACK”）。VLT 負責可靠地來回傳遞這些信號。

在第一代 VLT 設計中，典型的電壓階躍是從高側(cè)的 5 V 到低側(cè)的 3.3 V（通常是采用新技術的一側(cè)）。一種常見的低成本轉(zhuǎn)換解決方案是單個場效應晶體管 （FET） 器件（圖 3）。

圖 3：使用場效應晶體管 （FET） 和無源電壓電平轉(zhuǎn)換器 （VLT） 是一種常見的、成本相對較低的電壓步進解決方案，盡管它存在局限性。

限制蔓延到這個拓撲中。雖然單個 FET 可以在兩個方向上傳遞信號，但使用適當?shù)?VLT 就沒有隔離。一側(cè)的負載必須由另一側(cè)進行，從而限制了他們的吸引力。更糟糕的是，現(xiàn)有的低成本 FET 不太適合這些較低的總線電壓。想象一下在 DDR4 RDIMM 設計（2.5 V 部件）中看到的將 CPU 內(nèi)核（1 V 信號）連接到控制器所需的 1 V 至 2.5 V 接口的情況。具有較低柵極閾值的 FET 是必要且可用的（價格合理），但 I2C 總線緩沖器 ASSP 也可以解決這些較低總線電壓的設計。I2C 總線緩沖器 ASSP 是基于 FET 的 VLT 的卓越解決方案。

I2C 總線緩沖器專用標準產(chǎn)品 （ASSP）

支持 I2C 擴展的 ASSP 已經(jīng)存在了一段時間，更新的設計在一個令人印象深刻的范圍內(nèi)解決了 VLT，包括僅在 1 V 電源上運行的下一代 CPU 和片上系統(tǒng) （SoC）。因為 ASSP 設備是緩沖器，所以它們分別加載到 I2C 總線緩沖器的每一側(cè)。這對于不增加 CPU 或 SoC 的 I/O 引腳的負擔很重要，并且允許在緩沖設備的另一側(cè)連接更多節(jié)點；例如，新的智能手機和個人電子架構(gòu)具有更多連接到 I2C 總線的傳感器（節(jié)點）。

向設計中添加任何總線緩沖器時需要小心，因為這些設備必須操縱總線電壓電平以避免致命的總線鎖定情況。簡單地說，I2C 總線緩沖器必須確定“A”側(cè)的低電平是來自其自己的輸出（即，“B”側(cè)的緩沖低電平）還是“A”側(cè)總線上的另一個外部設備。

總線緩沖器設計使用改變總線緩沖器輸出電壓的少數(shù)技術之一。在一種這樣的方法中，添加了一個小偏移電壓，該偏移電壓足夠小，不會干擾總線上的其他設備，但足以讓總線緩沖器知道來自總線上另一個節(jié)點的外部（和低得多）信號之間的差異，以及它自己的邏輯0信號。典型的靜態(tài)偏移僅為 90 mV。

總線速度改進

雖然早期的 I2C 總線以適中的速度移動（時鐘頻率為 100 kHz 或更低）并服務于當時的應用程序，但較新的應用程序需要更多的數(shù)據(jù)吞吐量，因此需要更快的時鐘。當前的 I2C 規(guī)范定義了信號的時序，增加了幾個高達1 MHz的新時鐘速度。這些時鐘速度被稱為“Fm+”（快速模式加），比以前的 Fm（快速模式）速度提高了 250%，后者將時鐘限制為 400 kHz。

請記住，決定總線時鐘速度的是總線主控器（通常是已內(nèi)置于 MCU、CPU 或 SoC 設備中的功能）的操作。從設備和總線緩沖器不產(chǎn)生時鐘，也不關心時鐘精度；一個 800 kHz 的總線時鐘實際上可能以 20% 的容差運行。為了提高速度，必須降低總線負載（電容）。總線緩沖器分離總線并隔離每個段的電容。

提高時鐘頻率并非沒有硬件挑戰(zhàn)。無法控制的更快時鐘和數(shù)據(jù)轉(zhuǎn)換可能會導致振鈴和下沖，因為 I2C 總線不是傳輸線，并且沒有足夠小的終端電阻來抑制快速信號邊沿。I2C 規(guī)范限制了邊沿的上升時間和下降時間。總線段的上升時間由系統(tǒng)負載電容設置，該電容是節(jié)點和互連信號走線電容的總和。板級電路設計人員只能自由選擇 I2C 總線信號上拉電阻。

當 I2C 總線由現(xiàn)代高性能數(shù)字設備（CPU、MCU 和 SoC 類型）驅(qū)動時，需要注意減慢這些快如閃電的設備生成的時鐘和數(shù)據(jù)總線信號的下降沿。如有必要，應添加一個外部串聯(lián)電阻與雜散電容一起工作，以創(chuàng)建受控的下降時間并抑制 I2C 總線段上的任何振鈴。或者，這可以通過添加一個小電容器來實現(xiàn)。

如果設計需要更高的數(shù)據(jù)吞吐量和在較低電源電壓下運行的更新技術組件，則希望在您的設計中添加一個 I2C 總線緩沖器（圖 4）。將 I2C 總線緩沖器的兩側(cè)視為單獨的總線，并選擇適合的上拉電阻。

圖 4：需要更高數(shù)據(jù)吞吐量和更新技術組件的設計可能需要集成 I2C 總線緩沖器電壓電平轉(zhuǎn)換器 （VLT）。此處顯示的是 NXP Semiconductors 的 PCA9617A 總線緩沖器，具有 Fm+ 速度和低至 1 V 的 VLT。

審核編輯：郭婷