土耳其伊斯坦布爾 ElectraIC 總經(jīng)理兼管理合伙人 Ates Berna 曾經(jīng)在 LinkedIn 上發(fā)布了一份總結(jié)比較圖表，展示了 FPGA 和 ASIC 之間的差異。

雖然這不是一個(gè)詳細(xì)的圖表，但我認(rèn)為它是一個(gè)很好的破冰船，當(dāng)你需要一個(gè)相當(dāng)復(fù)雜的高性能、非標(biāo)準(zhǔn) IC 來解決設(shè)計(jì)挑戰(zhàn)時(shí)，它會(huì)導(dǎo)致關(guān)于你在 FPGA 和 ASIC 之間做出的選擇。

我經(jīng)常收到 FPGA 與 ASIC 的問題，我認(rèn)為討論 Berna 發(fā)布的圖表很有價(jià)值。因此，這里對(duì)圖表中的項(xiàng)目進(jìn)行了更詳細(xì)的逐行討論：

這是我對(duì)這張圖表的逐行討論：

預(yù)付費(fèi)：ASIC 的前期成本很高。首先，ASIC 開發(fā)工具的成本。您需要一個(gè)相當(dāng)大的工具鏈來開發(fā) ASIC，您必須租用或購買，并且您需要知道如何使用這些工具。如果您的設(shè)計(jì)團(tuán)隊(duì)沒有這些知識(shí)，您需要將培訓(xùn)團(tuán)隊(duì)的成本包括在您的前期成本清單中。此外，您將產(chǎn)生相當(dāng)大的 NRE（非經(jīng)常性工程）費(fèi)用，大約為數(shù)十萬或數(shù)百萬美元，您將支付給硅代工廠以構(gòu)建您的 ASIC。NRE 費(fèi)用用于支付掩模制造和檢查，在代工廠繁忙的制造計(jì)劃中預(yù)留一個(gè)位置來制造您的 ASIC、芯片測(cè)試和分揀、封裝和最終測(cè)試。相比之下，F(xiàn)PGA 是現(xiàn)成的部件，因此沒有代工 NRE 費(fèi)用，F(xiàn)PGA 工具比 ASIC 設(shè)計(jì)工具便宜得多，大概低三個(gè)數(shù)量級(jí)。根據(jù) FPGA 的不同，您甚至可以通過分銷方式購買零件并在第二天獲得。

單位成本：這就是 ASIC 大放異彩的地方。因?yàn)槟ǔＴO(shè)計(jì) ASIC 以滿足您的確切設(shè)計(jì)要求，所以您只購買您真正想要的硅片。很少或沒有浪費(fèi)。因此，假設(shè)您有預(yù)計(jì)的產(chǎn)品銷量來證明創(chuàng)建 ASIC 的合理性，那么 ASIC 的單位成本應(yīng)該低于 FPGA。這是因?yàn)?FPGA 的芯片開銷很大。首先，您的設(shè)計(jì)可能無法 100% 使用任何給定的 FPGA。如果幸運(yùn)的話，您可能會(huì)獲得 90% 的利用率。通常，您可能無法使用多達(dá) 10% 或更多的 FPGA 資源來滿足可布線性和時(shí)序目標(biāo)，因?yàn)椴季€擁塞太大，并且如果您嘗試使用整個(gè) FPGA，信號(hào)會(huì)變得太長和太慢。此外，F(xiàn)PGA 上的信號(hào)路由矩陣非常豐富，以確保您可以在 FPGA 上路由您的設(shè)計(jì)。

上市時(shí)間：到目前為止，F(xiàn)PGA 是上市時(shí)間的領(lǐng)先者。如果您已準(zhǔn)備好制造 pcb，則可以在 FPGA 設(shè)計(jì)完成的同一天發(fā)貨。您需要做的就是將最終配置閃存到板上的 EEPROM 中，對(duì)其進(jìn)行測(cè)試、封裝并發(fā)貨。相反，當(dāng)您完成 ASIC 設(shè)計(jì)時(shí)，您會(huì)將設(shè)計(jì)運(yùn)送到硅代工廠并舉行流片派對(duì)。然后，您等待幾個(gè)月，而代工廠會(huì)接受您的設(shè)計(jì)、檢查、制造芯片、測(cè)試芯片、封裝芯片，然后將封裝好的 ASIC 寄回給您。當(dāng)您收到完成的 ASIC 盒時(shí)，您可以構(gòu)建和測(cè)試您的電路板。同時(shí)，來自競(jìng)爭(zhēng)對(duì)手的類似產(chǎn)品，但基于 FPGA，在您等待從代工廠取回 ASIC 的那幾個(gè)月里，將一直在您的市場(chǎng)上銷售。如果上市時(shí)間對(duì)您來說至關(guān)重要，那么 FPGA 可能是您的最佳選擇。

速度：假設(shè)您的設(shè)計(jì)人員知道他們?cè)谧鍪裁矗珹SIC 從任何給定的 IC 工藝節(jié)點(diǎn)中提取最高性能。由于 FPGA 的大型（電容式）可編程路由矩陣，相對(duì)于 ASIC 的性能，任何給定的 IC 工藝節(jié)點(diǎn)的性能都會(huì)損失大約一個(gè)數(shù)量級(jí)。

能量消耗：這并不明顯，但 FPGA 在單位成本和速度方面的硅效率低下也增加了 FPGA 相對(duì)于 ASIC 的功耗。FPGA 上的所有這些額外的路由矩陣晶體管都會(huì)泄漏，從而導(dǎo)致更高的靜態(tài)功耗。由于有序 FPGA 中所需的曼哈頓布線，F(xiàn)PGA 中固有的較長布線會(huì)為每條布線增加電容，從而導(dǎo)致更高的動(dòng)態(tài)功耗。但是，F(xiàn)PGA 供應(yīng)商可以反擊其 FPGA 中的額外功耗。

例如，萊迪思半導(dǎo)體為其 Nexus FPGA 選擇了 28nm FDSOI 工藝技術(shù)，以降低靜態(tài)功耗。有很多這樣的設(shè)計(jì)技巧可以降低功耗，但是 FPGA 有大芯片，大芯片有很多電容，

現(xiàn)場(chǎng)更新：這是一個(gè)容易理解的。基于 SRAM 的 FPGA 很容易在現(xiàn)場(chǎng)重新編程。更改存儲(chǔ)在閃存中的配置并更新您的設(shè)計(jì)。在 FPGA 設(shè)計(jì)的早期，您必須從其 IC 插座中拔出舊配置的 EPROM 或 EEPROM，然后插入一個(gè)新配置來執(zhí)行現(xiàn)場(chǎng)更新。如今，您很可能通過 USB 或 JTAG 端口進(jìn)行可重編程設(shè)計(jì)。一些最終產(chǎn)品設(shè)計(jì)允許無線更新，盡管允許無線硬件更新存在許多安全問題。

相反，更新 ASIC 通常需要換板（在無線行業(yè)中稱為上門服務(wù)）。一些 ASIC 設(shè)計(jì)結(jié)合了來自 eFPGA 供應(yīng)商（如 Achronix、Flex Logix、Menta 或 QuickLogic）的嵌入式 FPGA （eFPGA） 結(jié)構(gòu)，以實(shí)現(xiàn)有限數(shù)量的現(xiàn)場(chǎng)更新而無需上門服務(wù)。如果您想采用這種方法，您甚至可以獲得名為 OpenFPGA 的開源 FPGA 結(jié)構(gòu)生成器和工具集。但是，如果您在 ASIC 中嵌入 FPGA 架構(gòu)，那么 ASIC 就變成了 FPGA，不是嗎？

密度：因?yàn)槠骷芏扰c單位成本密切相關(guān)，所以同樣適用 FPGA 與 ASIC 的論點(diǎn)，只是增加了一點(diǎn)。在任何給定的工藝技術(shù)中，由于 FPGA 的路由開銷和資源利用限制，您總是可以設(shè)計(jì)一個(gè)更大的設(shè)備，一個(gè)具有更多資源的 ASIC，如上所述。

設(shè)計(jì)流程：與 ASIC 不同，F(xiàn)PGA 的物理設(shè)計(jì)在您看到設(shè)備之前已經(jīng)為您完成并由 FPGA 供應(yīng)商驗(yàn)證，盡管有勘誤表。您通常會(huì)使用一個(gè)供應(yīng)商的工具鏈來設(shè)計(jì) FPGA 配置，盡管一些富有的設(shè)計(jì)公司使用來自三大 EDA 供應(yīng)商之一的 ASIC 級(jí)布局布線工具：Cadence、Siemens/Mentor 和 Synopsys。對(duì)于 ASIC 設(shè)計(jì)，您通常會(huì)采用混合搭配的方法，從三大 EDA 公司購買 EDA 工具，也許還從尚未被三大 EDA 公司之一吸收的新 EDA 初創(chuàng)公司購買一些額外的設(shè)計(jì)工具。

粒度：ASIC 的數(shù)字粒度是一個(gè)門，或者在某些情況下是一個(gè)晶體管。FPGA 必須具有更粗的粒度，大約為一個(gè)邏輯單元。否則，F(xiàn)PGA 的布線開銷將變得完全不切實(shí)際。ASIC 和 FPGA 之間的這種粒度差異導(dǎo)致 FPGA 更高的單位成本和相對(duì)缺乏密度。

需要門級(jí)驗(yàn)證：FPGA 和 ASIC 一樣需要設(shè)計(jì)級(jí)驗(yàn)證。但是，F(xiàn)PGA 在門級(jí)不是細(xì)粒度的，因此它們不需要門級(jí)驗(yàn)證。您將每個(gè)門都放置在 ASIC 設(shè)計(jì)中，因此您需要驗(yàn)證每個(gè)門。

技術(shù)升級(jí)路徑：理論上，在一個(gè) FPGA 供應(yīng)商的產(chǎn)品線中從一個(gè) FPGA 系列升級(jí)到下一個(gè)系列會(huì)更容易。例如，通過三個(gè) Xilinx 7 系列器件遷移設(shè)計(jì)相對(duì)容易：Artix、Kintex 和 Virtex。然而，遷移到其他供應(yīng)商的 FPGA 也意味著遷移到其他 FPGA 供應(yīng)商的設(shè)計(jì)工具，這并不是特別容易，盡管它并不像某些人可能認(rèn)為的那么困難。工程師們已經(jīng)設(shè)法掌握了不止一個(gè) FPGA 供應(yīng)商的工具鏈。他們只是在進(jìn)行更改時(shí)抱怨很多。ASIC 沒有技術(shù)升級(jí)路徑。要升級(jí) ASIC，您需要設(shè)計(jì)、驗(yàn)證和制造新的 ASIC。

附加功能：在這里，我必須與上面的圖表不同。盡管 FPGA 供應(yīng)商長期以來一直在尋找附加功能塊以添加到他們的 FPGA 中，但 FPGA 上可用的幾乎任何東西都可以作為 IP 設(shè)計(jì)或購買并放置在 ASIC 上。這可能并不容易，但通常是可能的。關(guān)于 ASIC IP 的聲明包括嵌入式 FPGA IP。也許該圖表旨在表明更容易利用 FPGA 供應(yīng)商塞進(jìn)其部件中的許多其他前沿特性。例如，F(xiàn)PGA 供應(yīng)商在過去 20 年一直引領(lǐng)著高速 SerDes 設(shè)計(jì)。如果您想要一個(gè)快速的 SerDes，您可能會(huì)在 FPGA 供應(yīng)商的最新設(shè)備上找到最快的，尤其是 Achronix、Intel 和 Xilinx。

當(dāng)然還有很多其他的設(shè)計(jì)考慮沒有出現(xiàn)在上面的圖表中。例如，在 FPGA 和 ASIC 之間有一個(gè)中間步驟——結(jié)構(gòu)化 ASIC——與 ASIC 相比，它以更低的 NRE 成本提供了 ASIC 的許多（但不是全部）優(yōu)勢(shì)。十五年前，許多公司提供結(jié)構(gòu)化 ASIC，并建議它們是下一代門陣列。由于許多商業(yè)原因，僅剩下一家商業(yè)結(jié)構(gòu)化 ASIC 供應(yīng)商——英特爾——它在 2018 年收購了最后一家結(jié)構(gòu)化 ASIC 供應(yīng)商 eASIC。

盡管觸發(fā)本文的圖表并不全面，但它確實(shí)為在 FPGA 和 ASIC 之間做出決定提供了一個(gè)很好的起點(diǎn)。到目前為止，這篇文章應(yīng)該已經(jīng)戳到了某人的痛處，所以請(qǐng)隨時(shí)發(fā)表評(píng)論，讓我們知道您的想法。