在工業(yè)中，我們看到越來(lái)越多的系統(tǒng)示例是通過(guò)利用 2.5D 或 3D 連接的異構(gòu)集成來(lái)構(gòu)建的。在本次采訪中，imec 高級(jí)研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項(xiàng)目總監(jiān) Eric Beyne 回顧了趨勢(shì)并討論了構(gòu)建下一代 3D 片上系統(tǒng)所需的技術(shù)。各級(jí)報(bào)告的進(jìn)展將使系統(tǒng)設(shè)計(jì)和開(kāi)發(fā)進(jìn)入下一個(gè)層次，有望在系統(tǒng)的功率-性能-面積-成本 (PPAC) 指標(biāo)方面獲得巨大回報(bào)。

未來(lái)幾年哪些主要趨勢(shì)將標(biāo)志著您的研究領(lǐng)域？

Eric Beyne：“傳統(tǒng)的 CMOS 技術(shù)規(guī)?；a(chǎn)生單片 CMOS 單芯片片上系統(tǒng) (SOC)——將通過(guò)技術(shù)、材料和器件架構(gòu)的創(chuàng)新持續(xù)到下一個(gè)十年。CMOS 縮放越來(lái)越多地得到設(shè)計(jì)-技術(shù)-協(xié)同優(yōu)化 (DTCO) 的補(bǔ)充，以提高系統(tǒng)的功率、性能、面積和成本 (PPAC)。但隨著成本和技術(shù)復(fù)雜性的增加，這些方法不再在系統(tǒng)級(jí)別提供足夠的收益。對(duì)于數(shù)據(jù)密集型高性能應(yīng)用程序尤其如此，這些應(yīng)用程序受到所謂的內(nèi)存墻的挑戰(zhàn)——難以足夠快地訪問(wèn)數(shù)據(jù)。

為了進(jìn)一步優(yōu)化系統(tǒng)的 PPAC 指標(biāo)，半導(dǎo)體行業(yè)越來(lái)越關(guān)注多芯片異構(gòu)集成解決方案。

采用這種方法，可以分別優(yōu)化芯片上的不同功能（使用不同的（節(jié)點(diǎn)）技術(shù)），并且可以在系統(tǒng)的子組件之間實(shí)現(xiàn)更短、更快的連接。第一個(gè)“異構(gòu)”實(shí)現(xiàn)（例如高帶寬存儲(chǔ)器 (HBM)）主要依賴(lài) 2.5 或 3D 小芯片方法，涉及單獨(dú)設(shè)計(jì)和處理的小芯片裸片。芯片間通信主要使用標(biāo)準(zhǔn)化接口物理層 (PHY) IP 塊實(shí)現(xiàn)，將應(yīng)用程序限制為延遲容忍功能，例如最后一級(jí)內(nèi)存緩存。

盡管小芯片方法大大拓寬了異構(gòu)系統(tǒng)集成的范圍，但我們將見(jiàn)證向真正的 3D-SOC 設(shè)計(jì)的演變，其中不再需要中間接口 PHY 層。這些 3D SOC 將通過(guò)巧妙地共同設(shè)計(jì)不同的 3D 分區(qū)和實(shí)現(xiàn)直接的 die-to-die 3D 互連來(lái)實(shí)現(xiàn)?！?/p>

imec 正在探索哪些途徑來(lái)克服未來(lái)的挑戰(zhàn)？

“實(shí)現(xiàn)最佳 3D SOC 需要重新設(shè)計(jì)系統(tǒng)架構(gòu)，需要對(duì)電子設(shè)計(jì)自動(dòng)化 (EDA) 工具進(jìn)行創(chuàng)新，以便在一個(gè)視圖中實(shí)現(xiàn)不同設(shè)備的協(xié)同設(shè)計(jì)。

在這種情況下，imec 與其在 EDA 軟件方面的合作伙伴合作，開(kāi)發(fā)用于自動(dòng)網(wǎng)表分區(qū)和 3D 路徑優(yōu)化的解決方案。在這種情況下，我們最近報(bào)道了一種新的 3D 設(shè)計(jì)流程——與 Cadence 合作開(kāi)發(fā)。該軟件有助于預(yù)測(cè)所提議的 3D 分區(qū)是否會(huì)產(chǎn)生強(qiáng)大且功能齊全的 3D SOC，從而使異構(gòu)集成更接近工業(yè)現(xiàn)實(shí)。

其他貢獻(xiàn)來(lái)自 3D 集成技術(shù)開(kāi)發(fā)——這是 3D SOC 的關(guān)鍵推動(dòng)力。與我們的材料和設(shè)備供應(yīng)商一起，我們開(kāi)發(fā)了多種 3D 互連技術(shù)，涵蓋從毫米（封裝堆疊）到小于 100 納米（晶體管堆疊）的各種互連間距。我們開(kāi)發(fā)了高效的冷卻解決方案（例如基于沖擊的冷卻），以更有效地處理日益密集的高性能片上系統(tǒng)中不斷增加的功率?！?/p>

還有其他值得一提的技術(shù)發(fā)展嗎？

“背面供電 (BSPD) 是另一項(xiàng)很有前途的技術(shù)開(kāi)發(fā)，可幫助實(shí)現(xiàn)高性能應(yīng)用的 3D SOC。

在 BSPD 網(wǎng)絡(luò) (BSPDN) 中，電源傳輸和電源轉(zhuǎn)換從邏輯芯片的正面移到其背面 - 到目前為止，它僅用作載體。因此，可以通過(guò)變薄的背面直接向先進(jìn)的微處理器核心芯片供電，而無(wú)需通過(guò)電阻較高的正面。這可以放寬對(duì)高級(jí) IC 系統(tǒng)電源的要求，該系統(tǒng)越來(lái)越受到功率密度、縮放晶體管的較低電源電壓（因此，更大的電流）以及激進(jìn)的 IR 壓降的挑戰(zhàn)。我們的一位合作伙伴最近宣布，它將在其未來(lái)的技術(shù)節(jié)點(diǎn)芯片之一中實(shí)施 BSPDN 概念。

我們現(xiàn)在可以設(shè)想一個(gè)多核處理器，它由一個(gè)內(nèi)存緩存晶片組成，堆疊在一個(gè)先進(jìn)的微處理器核心邏輯晶片的頂部，使用細(xì)間距晶片對(duì)晶片鍵合。電源通過(guò) BSPDN 直接提供給核心邏輯晶體管。這種邏輯存儲(chǔ)器結(jié)構(gòu)隨后可以堆疊到包含內(nèi)部和外部互連的第三個(gè)芯片上——使用舊的技術(shù)節(jié)點(diǎn)進(jìn)行優(yōu)化?！?/p>

我們?cè)趯?shí)現(xiàn)后端供電網(wǎng)絡(luò)方面取得了哪些進(jìn)展？

“為了實(shí)現(xiàn) BSPDN，需要一種專(zhuān)用的晶圓減薄工藝（低至幾 100 納米），以及處理將器件晶圓背面電連接到正面的納米硅通孔 (n-TSV) 的能力。 . n-TSV 可以降落在第一個(gè)正面金屬上，也可以降落在晶圓正面的埋入式電源軌 (BPR) 上。

Imec 在其 3D 集成計(jì)劃的框架內(nèi)開(kāi)發(fā)這些流程。我們所謂的 n-TSV-last 方法包括使用低溫晶圓對(duì)晶圓鍵合技術(shù)將第一個(gè)晶圓（包括晶體管）的“有源”正面鍵合到第二個(gè)載體晶圓。第一個(gè)晶圓的背面被減薄，通過(guò)n-TSV圖案化和鎢填充以及背面金屬化完成該工藝。

其中一個(gè)挑戰(zhàn)與晶圓鍵合工藝有關(guān)，該工藝固有地會(huì)引起第一片晶圓的變形。這對(duì)圖案化 n-TSV 所需的背面光刻步驟提出了挑戰(zhàn)，尤其是達(dá)到與邏輯標(biāo)準(zhǔn)單元結(jié)構(gòu)相匹配的所需對(duì)準(zhǔn)精度的能力。Imec 及其合作伙伴開(kāi)發(fā)了替代方法，以實(shí)現(xiàn)更好的疊加精度并改進(jìn) BSPDN?！?/p>

您能否詳細(xì)介紹一下imec 的3D 集成技術(shù)對(duì)行業(yè)的附加價(jià)值？

“今天，一些商業(yè) '3D' 產(chǎn)品使用 TSV 和 Sn 微凸塊的組合來(lái)實(shí)現(xiàn)異構(gòu)裸片到裸片或裸片到中介層堆疊。雖然研究顯示 TSV 微縮的良好前景，但生產(chǎn)中最先進(jìn)的 Sn 微凸塊間距在約 30μm 時(shí)已飽和。問(wèn)題在于互連間隙：芯片到芯片的微凸塊連接還沒(méi)有趕上可以充分利用 TSV 的程度。

在imec，我們正在突破今天可能的界限。我們已經(jīng)展示了一種基于 Sn 的微凸塊互連方法（在凸塊金屬化下使用大馬士革）產(chǎn)生低至 7μm 的互連間距，并制定了將該間距降至 5μm 的路線圖。

通過(guò)使用我們的 Cu/SiCN 芯片到晶圓混合鍵合方法，我們可以進(jìn)一步減小互連間距（低至 3μm）。按照這種方法，芯片使用電介質(zhì)對(duì)電介質(zhì)鍵合方法堆疊，然后是金屬對(duì)金屬連接——不使用微凸塊。最大的挑戰(zhàn)與芯片放置在晶圓上的純度和精度有關(guān)。

使用我們的晶圓對(duì)晶圓鍵合解決方案可以獲得最高的互連密度。這些發(fā)展是由邏輯存儲(chǔ)器堆疊驅(qū)動(dòng)的，需要遠(yuǎn)低于 1μm 的互連間距。今天，我們獲得了 700nm 間距，并希望將其降低到前所未有的 500nm?！?/p>

3D 互連 imec 研發(fā)路線圖

是什么讓 imec 的 3D 系統(tǒng)集成計(jì)劃在全球半導(dǎo)體行業(yè)中獨(dú)樹(shù)一幟？

“Imec 提出了不同 3D 集成技術(shù)的行業(yè)路線圖，其 3D 互連密度的范圍接近 8 個(gè)數(shù)量級(jí)。這些 3D 集成技術(shù)中的每一種都滿(mǎn)足不同的需求，因此針對(duì)不同的終端應(yīng)用，例如智能手機(jī)、DRAM 芯片或高性能計(jì)算系統(tǒng)。最佳選擇是在層次驅(qū)動(dòng)的 3D 互連密度和最終解決方案的成本之間進(jìn)行權(quán)衡。

為了在系統(tǒng)級(jí)別獲得盡可能多的好處，我們不斷突破各種選項(xiàng)的界限。為此，我們與我們的設(shè)備、計(jì)量和材料供應(yīng)商密切合作，并得到 EDA 軟件開(kāi)發(fā)商和針對(duì)不同終端應(yīng)用的公司的支持。這種獨(dú)特的合作伙伴生態(tài)系統(tǒng)使我們能夠加速真正的 3D SOC 的開(kāi)發(fā)，并在系統(tǒng)級(jí)別獲得最佳的 PPAC 增益。

審核編輯 黃昊宇