Vivado DDR4仿真操作
Virtex7 Microblaze下DDR3測試
再右鍵，打開IP的Example Design，這樣才能生成ddr對應的model。
image-20220730160832768
如果右鍵發現這個按鈕是不可用的，那就多等等，IP建好后需要等synth_design Complete后，很多文件才生成完畢。
image-20220730160950335
在sim目錄下，可以看到很多的hidden的文件，這是因為生成的Model被加密了，我們只能使用，但看不到源碼
image-20220730163207785
我們可以看下工程下面有個ddr4_model.sv的文件。
image-20220730214033783
該文件是加密的：
image-20220730214120586
我們直接進行仿真即可：
image-20220730214321561
進入到仿真頁面，直接通過tcl仿真1ms，但其實仿真不到1ms就會結束：
image-20220730162028789 
image-20220730161928489
在仿真結束時，會提示下面的信息：
image-20220730161957651
我們可以把ddr ip的AXI總線拉出來，看一下axi寫操作和讀操作的數據。
image-20220730162217675 
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審核編輯：彭靜
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原文標題：Vivado DDR4 仿真
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