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Vivado DDR4仿真操作

FPGA技術江湖 ? 來源:FPGA技術江湖 ? 作者:FPGA技術江湖 ? 2022-08-17 09:39 ? 次閱讀

首先新建ddr的IP,具體每個參數的含義,可以參考之前寫的

Virtex7 Microblaze下DDR3測試

再右鍵,打開IP的Example Design,這樣才能生成ddr對應的model。

dced1bd8-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730160832768

如果右鍵發現這個按鈕是不可用的,那就多等等,IP建好后需要等synth_design Complete后,很多文件才生成完畢。

dd08ad12-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730160950335

sim目錄下,可以看到很多的hidden的文件,這是因為生成的Model被加密了,我們只能使用,但看不到源碼

dd1ac7d6-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730163207785

我們可以看下工程下面有個ddr4_model.sv的文件。

dd268d78-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730214033783

該文件是加密的:

dd480142-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730214120586

我們直接進行仿真即可:

dd6ae1bc-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730214321561

進入到仿真頁面,直接通過tcl仿真1ms,但其實仿真不到1ms就會結束:

dd7a1e5c-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730162028789 dd9076f2-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730161928489

在仿真結束時,會提示下面的信息:

dda24076-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730161957651

我們可以把ddr ip的AXI總線拉出來,看一下axi寫操作和讀操作的數據。

ddc1345e-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730162217675 ddd318fe-1dcb-11ed-ba43-dac502259ad0.pngimage-20220730162250341

審核編輯:彭靜
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原文標題:Vivado DDR4 仿真

文章出處:【微信號:HXSLH1010101010,微信公眾號:FPGA技術江湖】歡迎添加關注!文章轉載請注明出處。

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