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Verilog如何做到心中有電路?

倩倩 ? 來(lái)源:IP與SoC設(shè)計(jì) ? 作者:IP與SoC設(shè)計(jì) ? 2022-08-31 14:27 ? 次閱讀

老師說(shuō)沒(méi)電路就不要寫(xiě)代碼,但我寫(xiě)個(gè)乘法器在綜合前都想不出它電路啥樣,全加器還行,寫(xiě)Verilog如何做到心中有電路?

首先,你們老師說(shuō)的是正確的,但可能是說(shuō)的不夠詳細(xì),或者你表達(dá)的不全。

準(zhǔn)確的說(shuō),在寫(xiě)Verilog前,要做到心中有數(shù)字電路

數(shù)字電路設(shè)計(jì)主要就是,選擇器、全加器、比較器,乘法器,幾個(gè)常用邏輯門(mén),再加個(gè)D觸發(fā)器,電路基本都能實(shí)現(xiàn)了。這些器作為基本單元,對(duì)于工程設(shè)計(jì)來(lái)說(shuō),并不需要過(guò)多的關(guān)注它更底層的門(mén)或晶體管的樣子。

我在學(xué)生時(shí)代剛開(kāi)始學(xué)數(shù)字電路設(shè)計(jì)的時(shí)候,很長(zhǎng)一段時(shí)間都是眼里只有代碼和功能時(shí)序,沒(méi)有一個(gè)良好的正向設(shè)計(jì)思路。比如,知道要實(shí)現(xiàn)的功能,二話不說(shuō)開(kāi)始新建.v寫(xiě)代碼,邊寫(xiě)邊想,這樣導(dǎo)致的結(jié)果,準(zhǔn)確的來(lái)說(shuō)時(shí)序都是調(diào)出來(lái)的,而不是設(shè)計(jì)出來(lái)的。

寫(xiě)的代碼幾乎全使用


		

always @(posedge clk or negedge rst_n)

從不考慮消耗的資源和面積,學(xué)生階段的項(xiàng)目用FPGA也很難把芯片資源用爆,全用的寄存器肯定不會(huì)出現(xiàn)時(shí)序不滿(mǎn)足的情況。

而實(shí)際上做設(shè)計(jì)最應(yīng)該關(guān)注的是PPA(Performance, Power, Area),寄存器多面積必然大,處理必然延時(shí)大,功耗怎么小。寄存器打拍是因?yàn)榻M合邏輯路徑過(guò)長(zhǎng),才往中間插一拍,而不是隨便打。

在寫(xiě)Verilog前,不光要心中有電路,還要有關(guān)鍵時(shí)序圖,有一個(gè)硬件的詳細(xì)設(shè)計(jì)方案。而且不光在心里,還得寫(xiě)下來(lái),畫(huà)下來(lái),整理成文檔。在動(dòng)手寫(xiě)代碼前,心中就有了譜,清楚的知道,我這個(gè)設(shè)計(jì)能成。

而一個(gè)正確的正向設(shè)計(jì)流程應(yīng)該是,首先確定設(shè)計(jì)模塊的功能需求,劃分整體的硬件結(jié)構(gòu),可以大致分為幾個(gè)部分。每一個(gè)部分實(shí)現(xiàn)一個(gè)獨(dú)立的功能,不同部分之間接口交互確定。

設(shè)計(jì)分為數(shù)據(jù)通路和控制通路。

數(shù)據(jù)通路決定了整體數(shù)據(jù)流的走向,整個(gè)模塊計(jì)算分為哪幾部分,哪些是可以排成流水線,中間的數(shù)據(jù)流是否需要斷掉,用RAM存還是RegFile存儲(chǔ)。數(shù)據(jù)通路中數(shù)乘法器單元的面積最大,一般都是采用的是分時(shí)復(fù)用的方式。整個(gè)數(shù)據(jù)通路的計(jì)算流整理出來(lái)后,基本上乘法的最大個(gè)數(shù)也統(tǒng)計(jì)出來(lái),然后控制計(jì)算模塊在不同的時(shí)間復(fù)用。乘法器的數(shù)量和復(fù)用程度決定了一個(gè)設(shè)計(jì)是否更優(yōu),好的設(shè)計(jì)是整個(gè)數(shù)據(jù)通路中乘法器幾乎空閑不下來(lái)。

到了單個(gè)計(jì)算模塊,每個(gè)模塊都能畫(huà)出一個(gè)簡(jiǎn)單的計(jì)算電路圖,

d815a95a-28e2-11ed-ba43-dac502259ad0.png

上面這個(gè)圖的意思是,a * b或c * d的結(jié)果進(jìn)行累加,最后飽和截位進(jìn)行輸出。

畫(huà)出了電路圖,就可以大體估算出,整個(gè)設(shè)計(jì)需要的寄存器的數(shù)量,乘法器的數(shù)據(jù)。乘法器和寄存器的量級(jí)估算基本上就可以確定整個(gè)設(shè)計(jì)的面積單位量級(jí)。

控制通路就是玩時(shí)序設(shè)計(jì),畫(huà)出時(shí)序圖,具體的實(shí)現(xiàn)就是各種大大小小的計(jì)數(shù)器、enable、start、end、valid、flag信號(hào)。系統(tǒng)整體的調(diào)度,就記住一句話,狀態(tài)機(jī)大法好。當(dāng)然雖然說(shuō)狀態(tài)機(jī)可以實(shí)現(xiàn)一切時(shí)序電路,但并不是所以時(shí)序功能都適合用狀態(tài)機(jī)。比如,整個(gè)設(shè)計(jì)的處理都是連續(xù)流水處理,那么對(duì)于狀態(tài)機(jī)的來(lái)說(shuō)就是一個(gè)狀態(tài),不需要用狀態(tài)機(jī)了。

控制通路的設(shè)計(jì)就不是畫(huà)電路圖了,而是畫(huà)時(shí)序圖,狀態(tài)機(jī)的跳轉(zhuǎn),各種控制信號(hào)的時(shí)序交互,握手,ram的讀寫(xiě)控制等等關(guān)鍵時(shí)序圖,都需要畫(huà)出來(lái)。控制通路上的資源占比很少,一個(gè)10bit的計(jì)數(shù)器就可以計(jì)到1023,一個(gè)數(shù)據(jù)打拍就32bit,各種flag就1bit,更不值一提。所以設(shè)計(jì)中評(píng)估資源和優(yōu)化主要關(guān)注的數(shù)據(jù)通路。

數(shù)據(jù)通路和控制通路整理完成后,整個(gè)設(shè)計(jì)的處理時(shí)間和占用資源基本上就可以估算出來(lái)。上面的工作都完成后,然后就是照?qǐng)D施工,你會(huì)發(fā)現(xiàn),寫(xiě)代碼就完全是個(gè)體力活的事情。只要你方案設(shè)計(jì)的好,圖畫(huà)的好,文檔寫(xiě)的清晰,隨便找?guī)讉€(gè)會(huì)寫(xiě)Verilog的代碼都能寫(xiě)出來(lái)(夸張的表述)。

回到我們說(shuō)的Verilog HDL的HDL的全稱(chēng)是Hardware Description language,是硬件描述語(yǔ)言,不是design,是在描述之前,你就得想好要描述的東西。做設(shè)計(jì)的時(shí)候按照這樣的思路和套路去想,去做。

再來(lái)說(shuō)說(shuō)做設(shè)計(jì)時(shí)的描述方式,一些更底層的描述方式,比如

&sel[1:0] 等效于 sel[1:0] == 2'b11

~(|sel[1:0])等效于 sel[1:0] == 2'b0

~a[3:0] + 1'b1 等效于 -a[3:0]

c[4:0] = {a[3], a[3:0]} + {b[3], b[3:0]}等效于c[4:0] = $signed(a[3:0]+b[3:0]

變量乘以一個(gè)常數(shù)用移位加


		

assign data_out[5:0] = ({6{data_vld0}} & data0[5:0]) | ({6{data_vld1}} & data1[5:0]) | ({6{data_vld2}} & data2[5:0]) | ({6{data_vld3}} & data3[5:0]);

這是一個(gè)4選1的數(shù)據(jù)選擇器,并且要求四個(gè)vld不能同時(shí)為1。

實(shí)際上,拋開(kāi)代碼的可讀性,很多代碼的寫(xiě)法,并不需要多此一舉用更底層的描述方法,高級(jí)的描述只要語(yǔ)法和工具支持,就可以直接使用,更底層的描述,我們以為會(huì)用更少邏輯,但是工具可能也會(huì)優(yōu)化的更好,比如,變量乘以常數(shù),a * 2‘d3,工具會(huì)幫你優(yōu)化成 a << 2’d1 + a。甚至可能還優(yōu)化得更好,所以還不如直接用乘法器,*號(hào)。

當(dāng)然也不能過(guò)分依賴(lài)工具,能復(fù)用的邏輯盡量復(fù)用,先選后比,先選后加,先選后乘。畢竟自己寫(xiě)出來(lái)的邏輯是確定的,而交給工具并不一定會(huì)按你想的方向去優(yōu)化綜合。而做一個(gè)設(shè)計(jì)在確保代碼功能實(shí)現(xiàn)的前提下,還需要考慮的是代碼可調(diào)試性和可維護(hù)性。

最后再扯一段我用過(guò)好幾次的話

學(xué)習(xí)Verilog的五個(gè)階段

00:心中無(wú)電路,代碼無(wú)電路

01:心中有電路,代碼無(wú)電路

10:心中有電路,代碼有電路

11:心中無(wú)電路,代碼有電路

00:心中無(wú)電路,代碼無(wú)電路

達(dá)到10就可以了,這時(shí)候你就是高手了,再往后就開(kāi)始玩玄學(xué)了。

歡迎糾正,歡迎補(bǔ)充。

審核編輯 :李倩


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原文標(biāo)題:寫(xiě)Verilog如何做到心中有電路?

文章出處:【微信號(hào):IP與SoC設(shè)計(jì),微信公眾號(hào):IP與SoC設(shè)計(jì)】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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