3D Fabric將釋放下一代創新力量。

作者：半導體產業縱橫編輯部

全文引自2022世界半導體大會臺積電專場論壇

在世界半導體大會上，臺積電資深技術經理鄭茂朋分享了臺積電目前的先進封裝前沿技術。

臺積電 3D Fabric 技術

3D Fabric是臺積電Chiplet的方案，其分為三大步。

第一步是用先進制造，其中重要的是如何去切割，形成標準的集成電路。 第二步是使用wafer level 3D封裝將其變成標準的集成電路。wafer level 3D封裝并非在基板上實現，而是通過制造手段實現。這其實是Chiplet的典型方案，當芯片過于大時，需要將其切割成小芯片。臺積電的SoIC是由三顆chiplet的小方案組成的。

第三步是BE（封裝）2D/2.5D/3D，封裝就是通過基板的連線結合起來。 3D Fabric 在HPC中的應用 HPC的高性能運算主要指網絡產品、網絡通訊產品、CPU、GPU以及使用AI的產品，都屬于HPC的范疇。這其中會用到一些比較大的芯片。正常芯片最大尺寸是800平方毫米，但GPU和AI芯片需要無線增大時，就需要切割。 在HPC中，臺積電會用到3D Chip Stacking。這其中包括兩種方式，一種方式是 Chip on wafer，就是將切割后的Chip直接放在晶圓上；另一種方式是wafer on wafer，就是直接將晶圓和晶圓對接。完成這一階段后，臺積電將進行3D封裝。 臺積電的3D封裝有很多種類。第一種，如果是高密度的互連。芯片需要和基板相連則會使用silicon imterposer，直接使用晶圓作為中介層，進行高密度的連接。第二種，如果兩個Die之間并非高密度互連，可能使用CoWoS-R或者InFo-2D的RDL。第三種，CoWoS-L處于以上兩種情況中間，在Die和Die之間高密度互聯區域中存在一個Local silicon。 臺積電的SoIC封裝方式，主要提供高密度互連。一種方式是chipon wafer,也就是logic與logic之間通過一個bonding直接連接，這其中尺寸可以達到9微米。另外一種wafer on wafer，也是提供了最小9個micron。目前，甚至在一些攝像頭上，臺積電已經提供了小于1個micron的bonding尺寸。這種連接方式可以實現高帶寬、節省能耗、提高SI/PI性能。

從SoIC目前的技術指標看，在邏輯制程上，臺積電2022年已經達到3nm節點。 SoIC-CoW可以做到Top Die和Bondom Die達到7nm，bondingpitch達到9個micron，未來的技術指標將做到5nm和5nm的堆疊，6 micron的尺寸。 SoIC-WoW，達到7nm、0.13DTC。AMD發布的EPYC Processor中，將最占面積的緩存進行了3層的堆疊。 其他的封裝方案還有，CoWoS和InFo。 CoWoS方案上，臺積電推出了三種方式，CoWoS-S、CoWoS-R、CoWoS-L。CoWoS-S是CoWoS中臺積電能夠提供的最成熟技術，已經有11年的研究經驗。另外，一些低成本的方案可以使用CoWoS-R，也即不使用晶圓的制造，而是通過有機物的RDL制造。

InFo方案上，臺積電推出了兩種方式，InFO-oS、InFO-M。InFo方案與大多數封裝廠的Fan-Out類似，主要區別在于去掉了silicon imterposer，使用一些RDL層進行串連。

3D Fabric在手機應用

InFO-POP在2016年應用于手機產品，出貨量達到1.2億。現在，InFO-POP達到了4%的提升，并且其中的silicon較薄，更適用于手機。 蘋果A系列的chip大概在100平方毫米，安卓也基本在120平方毫米，如果芯片需要的功能越來越多，相應芯片會越來越大。臺積電對此的應對方式是使用InFO-3D，將一顆芯片拆分為SoC 1和SoC 2，通過封裝的形式堆疊，做成相同性能的一顆芯片，使得芯片尺寸明顯變小。 3D Fabric的制造及生態鏈 目前，臺積電已經建成了全球第一個全自動化3D Fabric工廠，可以提供：SoIC、CoWoS、InFO、先進測試的服務。

3D Fabric仍然面臨著很大挑戰，對此臺積電也在努力推動工業的生態鏈建設，包括基板、存儲、散熱、封裝材料、設備的合作協同。

基板的尺寸大多停留在70*70mm的尺寸，但隨著芯片的逐漸增大，需要的基板尺寸也更大。如何驅動基板廠商與臺積電一起進一步改進，是其中一個問題。 在HPC方面，臺積電將與HBM供應商密切合作，定義和調整HBM3規范，以實現與CoWoS技術的強大工藝集成。 在手機方面，將InFo-POP兼容性從定制擴展到主流LPDDR，實現InFO-B工藝與LPDDR組件的集成。 3D Fabric將釋放下一代創新力量。

編輯：黃飛