移位寄存器（左移、右移、雙向）的Verilog實現

移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數據方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。

如果將若干個觸發器級聯成如下圖所示電路，則構成基本的移位寄存器。圖中是一個4位移位寄存器，串行二進制數據從輸入端Dsi輸入，左邊觸發器的輸出作為右鄰觸發器的數據輸入。若將串行數碼D3D2D1D0從高位(D3)至低位(D0)按時鐘脈沖間隔依次送到Dsi端，經過第一個時鐘脈沖后，Q0=D3。由于跟隨D3后面的是D2，因此經過第二個時鐘脈沖后，觸發器FF0的狀態移入觸發器FF1而FF0轉變為新的狀態，即Q1=D3，Q0=D2。以此類推，輸入數碼依次由左側觸發器移到右側觸發器。經過4個時鐘脈沖后，4個觸發器的輸出狀態Q3Q2Q1Q0與輸入數碼D3D2D1D0相對應。這樣，就將串行輸人數據轉換為并行輸出數據Dpo。

一般來說，N位移位寄存器要由N個觸發器構成，需要N·Tcp來完成串行到并行的數據轉換，同樣也需要N?Tcp來實現并行到串行的數據輸出。這里，Tcp為時鐘周期。從上述操作可以看出，移位寄存器只能用脈沖邊沿敏感的觸發器，而不能用電平敏感的鎖存器來構成，因為在時鐘脈沖高電平期間，鎖存器輸出跟隨輸入變化的特性將使移位操作失去控制。顯然，移位寄存器屬于同步時序電路。

1.基本移位

首先說明“由于國家標準規定，邏輯圖中最低有效位（LSB）到最高有效位（MSB）的電路排列順序應從上到下，從左到右。因此定義移位寄存器中的數據從低位觸發器移向高位為右移，反之則為左移。這一點與通常計算機程序中規定相反，后者從自然二進制數的排列考慮，將數據移向高位定義為左移，反之為右移。”此內容摘自《電子技術基礎-數字部分》康華光主編教材。

module shifter( din, clk, rst, dout,done);

input din, clk, rst;

output [7:0] dout;

output reg done; //完成移位

reg [7:0] dout;

reg [3:0] cnt;

always @(posedge clk)

begin

if(rst) //清零

dout <= 8’b0;

else if(cnt<=4’d7)

begin

dout<=dout>>1; //左移

dout[7]<=din;

/*dout <= dout<<1;

dout[0] <= din; */ //右移

end

else

dout<=dout;

end

always@(posedge clk)

begin

if(rst)

begin

cnt<=4'd0;

done<=1'b0;

end

else if(cnt==4'd7)

begin

cnt<=4'd0;

done<=1'b1;

end

else begin

cnt<=cnt+1'b1;

done<=1'b0;

end

end

endmodule

仿真結果圖

2.雙向移位

雙向移位實現數據保持、右移、左移、并行置數、并行輸出。

module two_way(

input clk,

input rst,

input s0,s1, //選擇輸入端口

input din1,din2, //串行數據輸入

input [3:0] d, //并行數據輸入

output reg [3:0] q //輸出端口

);

always@(posedge clk or negedge rst)

begin

if(!rst)

q<=4'd0;

else begin

case({s1,s0})

2'b00: q<=q;? //輸出保持不變

2'b01: q<={q[2:0],din1};? //右移

2'b10: q<={din2,q[3:1]};? //左移

2'b11: q<=d;? ? ? ? ?//并行置數

endcase

end

end

endmodule

仿真結果圖

總結一般掌握左移、右移方法即可，并根據實際需求加以應用，串并轉換也適用。