4.系統(tǒng)及存儲器架構(gòu)

華大電子MCU CIU32F011x3、CIU32F031x5器件是基于 ARM Cortex M0處理器的 32位通用微控制器存儲器芯片。采用了哈佛結(jié)構(gòu)，具有低中斷延遲時間和低成本調(diào)試特性，而且高集成度和增強的特性使這顆處理器

適合于那些需要高性能和低功耗微控制器的市場領(lǐng)域。預先定義的存儲器映射和高達 4GB的存儲空間，充分保證了系統(tǒng)的靈活性和可擴展性。

4.1.系統(tǒng)架構(gòu)

華大電子MCU CIU32F011x3、CIU32F031x5器件采用 32位多層總線結(jié)構(gòu)，該結(jié)構(gòu)可使系統(tǒng)中的多個主機和從機之間的并行通信成為可能。多層總線結(jié)構(gòu)包括一個 AHB互聯(lián)矩陣、兩個 AHB總線和兩個 APB總線。AHB互聯(lián)矩陣的互聯(lián)關(guān)系接下來將進行說明。

CIU32F011x3、CIU32F031x5主系統(tǒng)由以下兩部分構(gòu)成

? 2個驅(qū)動單元

– CPU內(nèi)核系統(tǒng)總線(S-bus)

– DMA總線

? 2個存儲單元

– 內(nèi)部閃存存儲器

– 內(nèi)部 SRAM

系統(tǒng)總線

此總線連接 CPU內(nèi)核的系統(tǒng)總線(外設(shè)總線)到總線矩陣，總線矩陣協(xié)調(diào)著內(nèi)核和各個高速部件間的訪問。

DMA控制器

此總線將 CPU與各外設(shè)模塊訪問相聯(lián)競爭，協(xié)調(diào)訪問優(yōu)先級，仲裁等。

總線矩陣(Bus Matrix)

? 總線矩陣管理著內(nèi)核系統(tǒng)總線與各外設(shè)模塊的訪問仲裁，總線矩陣由主模塊總線及從模塊總線組成。

? AHB外設(shè)通過總線矩陣與系統(tǒng)總線相連。

? AHB到 APB橋(AHB2APB bridges-APB)。

? AHB到 APB橋在 AHB與 APB總線間提供同步連接。

注：當對 APB寄存器進行 8位或者 16位訪問時，該訪問會被自動轉(zhuǎn)換成 32位的訪問；橋會自動將 16位或者 8位的數(shù)據(jù)擴展以配合 32位的寬度。

4.2.存儲器映射

此 32位處理器采用同一套總線來讀取指令和加載/存儲數(shù)據(jù)。指令代碼和數(shù)據(jù)都位于相同的存儲器地址空間，但在不同的地址范圍。程序存儲器，數(shù)據(jù)存儲器，寄存器和 IO端口都在同一個線性的 4GB的地址空間之內(nèi)。這是 32位處理器的最大地址范圍，因為它的地址總線寬度是 32位。此外，為了降低不同客戶在相同應用時的軟件復雜度，存儲映射是按 32位處理器提供的規(guī)則預先定義的。在存儲器映射表中，一部分地址空間由 32位處理器的系統(tǒng)外設(shè)所占用，且不可更改。此外，其余部分地址空間可由芯片供應

商定義使用。CIU32F011x3、CIU32F031x5器件的存儲器映射表顯示了 CIU32F011x3、CIU32F031x5器件的存儲器映射，包括代碼、SRAM、外設(shè)和其他預先定義的區(qū)域。簡化了每個外設(shè)的地址譯碼。

審核編輯 黃昊宇