優(yōu)秀的 Verilog/FPGA開源項目介紹（三十四）- PDM音頻接口設(shè)計及信號處理

緒論

今天介紹幾個與PDM接口相關(guān)的開源項目。

FPGA使用Delta-sigma ADC實現(xiàn)PDM音頻輸出

https://github.com/Elrori/Delta-sigma-ADC-verilog

https://www.jianshu.com/p/f5e17ee2fd25

介紹

整個方案實現(xiàn)的原理主要是將PDM輸出到FPGA管腳然后經(jīng)過低通濾波接到比較器負端，Digital Filter換成累加器，就變成了真正的1-Bit ADC。可以量化模擬比較器正端電平。參考見下圖：

License

No license

PDM-MIC信號處理

https://github.com/Hoi-Jeon/Verilog-for-Mic-in-Matrix-Creator

這個項目的目的是研究其接收來自 8 個PDM 麥克風(fēng)的信號處理的 FPGA 代碼。這個代碼的結(jié)構(gòu)如下：

測試結(jié)構(gòu)：

仿真結(jié)果：

pcm2pdm-example

https://github.com/kazkojima/pcm2pdm-example

https://github.com/kazkojima/pdmmic-example

這兩個項目都是kazkojima大神帶來的項目，都是PDM-MIC的信號處理，同時有詳細的設(shè)計過程：

https://tomverbeure.github.io/2020/12/20/Design-of-a-Multi-Stage-PDM-to-PCM-Decimation-Pipeline.html

包括仿真設(shè)計等。

icebreaker-verilog-examples

https://github.com/icebreaker-fpga/icebreaker-verilog-examples

這是一個基于Lattice iCE40UP5k FPGA的開發(fā)板（極其經(jīng)典）。

介紹

初識Lattice iCE40UP5k FPGA就是通過這個板卡，小巧及強大的開源板卡，其自帶的開源工程極其豐富，鏈接就是這個板卡及類似板卡的參考項目。

其中PDM相關(guān)文件夾就是我們需要的項目，其他項目也很基礎(chǔ)，也適合學(xué)習(xí)。

axi_pdm

https://github.com/Pieter-Berteloot/PYNQ_Video_overlay/tree/1010a7a2a32e0a1c246423989b5acbfcf45a4eab/boards/ip/d_axi_pdm_1.2

介紹

基于BD設(shè)計目前在國內(nèi)流行還是比較廣的，所以這個項目就是我們需要的-一個基于AXI總線的IP值得學(xué)習(xí)。

catena-riscv32-fpga

https://github.com/mcci-catena/catena-riscv32-fpga

RISC-V這么火，怎么能沒有音頻，這個項目就是用在RISC-V系統(tǒng)里的音頻IP，詳細的地址如下：

https://github.com/mcci-catena/catena-riscv32-fpga/tree/master/hw/src/lib/pdm_audio

其他

https://github.com/JAMBD/ice_pdm

總結(jié)

今天介紹的基于PDM項目，分為實現(xiàn)和處理兩部分。