工程師在調試IIC通訊總線時，一般會將示波器探頭加掛到IIC隔離器邏輯側端口上，去觀察通信過程中波形是否有誤碼，如下圖所示：

若在MCU向220N31/220N61的SDA1或SCL1端口發送信號的同時觀察波形，工程師們會發現波形上升過程中會出現一個明顯的“臺階”，通過調整外部電路無法消除；如果斷開IIC隔離器和MCU之間的連接之后直接觀察MCU輸出的信號，會看不到這個“臺階”。這個“臺階”并非由電路設計不當或者器件故障導致的，而是所有雙向信號通道的IIC隔離器必然會出現的正常現象，無需擔心。

這個“臺階”持續的時間被稱為為IIC隔離器的環路延時，是IIC隔離器件的關鍵性能參數之一。IIC隔離器自身的時序性能和隔離器總線側外圍參數都會影響環路延時的大小。

榮湃IIC隔離器雙向信號通道的內部示意結構如圖所示，以SDA通道為例。可以看到，每個端口既可以作為輸出，也可以作為輸入，是復用的。邏輯側下拉NMOS下面的二極管提供了一個對地的電壓差，可以防止整個電路被鎖死在低電平。

當MCU輸出給IIC隔離器的信號從低電平上升到高電平的時候，A點電壓會超過邏輯側輸入閾值即600mv，藍色的輸入模塊會向綠色的輸出模塊發送高電平信號。此時，D點依然為低電平信號狀態、通過反向器輸出高電壓使NM0導通，所以外部的電壓無法上拉到VDD，波形出現臺階。經過一個傳播延時之后，B點從低電平變為高電平，總線側NM1關斷，C點電壓通過外部上拉電阻開始上升。當C點的電壓達到0.7x VDD時，紫色的輸入模塊識別到高電平，向黃色的輸出模塊發送高電平。再經過一個傳播延時之后，D點變為高電平，邏輯側NM0關斷，A點電壓從“臺階”電平升高到VDD1電壓。

過程時序圖如下：

以上就是IIC隔離器邏輯側端口波形出現“臺階”的原因。可以看到，“臺階”的持續時間由邏輯側至總線側傳播延時、總線側端口外部上升時間和總線側至邏輯側傳播延時共同構成。榮湃pai220N31、Pai220N61的傳播延時低至45ns，配合總線側端口外部100歐姆上拉，整體環路延時可控制在120ns以內，能夠支持高速的IIC通信。

審核編輯：湯梓紅