作者：Ian Beavers and Matt Felmlee

隨著使用多個(gè)模數(shù)轉(zhuǎn)換器（ADC）的高速信號采集應(yīng)用的復(fù)雜性增加，每個(gè)轉(zhuǎn)換器的互補(bǔ)時(shí)鐘解決方案將決定系統(tǒng)潛力的動(dòng)態(tài)范圍和容量。隨著新興千兆采樣/秒（GSPS）ADC采樣速率和輸入帶寬的增加，系統(tǒng)分布式采樣時(shí)鐘的功能和性能變得至關(guān)重要。針對高頻測量的系統(tǒng)解決方案，如電氣測量儀器和多轉(zhuǎn)換器陣列應(yīng)用，將需要領(lǐng)先的時(shí)鐘解決方案。

集中選擇配套時(shí)鐘解決方案對于防止ADC動(dòng)態(tài)范圍受限非常重要。根據(jù)輸入帶寬和目標(biāo)頻率，時(shí)鐘抖動(dòng)可能會(huì)限制ADC的性能。轉(zhuǎn)換器高速JESD204B串行接口的低抖動(dòng)和相位噪聲、分配相差校正和對準(zhǔn)功能都是時(shí)鐘屬性，對于最佳系統(tǒng)性能至關(guān)重要。

支持具有JESD204B輸出的ADC的多通道、低抖動(dòng)GHz時(shí)鐘解決方案在行業(yè)中繼續(xù)激增。我們收到設(shè)計(jì)工程師關(guān)于如何為其GSPS ADC選擇合適的時(shí)鐘解決方案的問題。以下是有關(guān)將時(shí)鐘解決方案與特定ADC配對的技術(shù)影響的一些常見討論的答案和分析。

在2德·或 3RD奈奎斯特區(qū)需要較低的抖動(dòng)和高速時(shí)鐘。時(shí)鐘抖動(dòng)對ADC性能有何影響？

隨著采用GSPS ADC和直接RF采樣的系統(tǒng)中使用更高頻率的輸入信號，時(shí)鐘抖動(dòng)對系統(tǒng)性能的影響變得更加關(guān)鍵。固定量的時(shí)鐘抖動(dòng)可能不會(huì)對低頻輸入的系統(tǒng)性能施加任何限制。隨著ADC輸入頻率的增加，相同的固定時(shí)鐘抖動(dòng)量最終會(huì)對系統(tǒng)的信噪比（SNR）產(chǎn)生影響。ADC的SNR定義為信號功率與ADC輸入端的總非信號功率或噪聲的對數(shù)比。

在較高頻率下采樣較快的上升時(shí)間信號時(shí)，具有已知時(shí)鐘抖動(dòng)量的ADC采樣瞬時(shí)將產(chǎn)生更大或更模糊的采樣電壓增量（dV）。這是由于與低頻信號相比，高頻信號的壓擺率更快。圖 1 中可以看到一個(gè)示例。

圖1.

在ADC時(shí)鐘上看到固定的時(shí)鐘抖動(dòng)（dt）量時(shí)，相對于較低頻率的輸入信號，較高頻率的輸入信號將具有更大的采樣電壓誤差dV。這將直接影響ADC的動(dòng)態(tài)范圍能力。

峰峰值和均方根抖動(dòng)有什么區(qū)別？

時(shí)鐘信號上的抖動(dòng)有兩類會(huì)影響ADC的性能：隨機(jī)抖動(dòng)（RJ）和確定性抖動(dòng)（DJ）。確定性抖動(dòng)來自可識別的干擾信號，其幅度是有限制的。它由所有其他不需要的信號特性（例如串?dāng)_、電磁干擾 （EMI） 輻射、電源噪聲和周期性調(diào)制（例如同步開關(guān)）產(chǎn)生。確定性抖動(dòng)將在時(shí)鐘信號上顯示為雜散信號。這些不需要的信號也會(huì)在ADC的數(shù)字化頻譜上顯示為雜散信號。

隨機(jī)抖動(dòng)是無限的，并且是高斯幅度。它可以由不太可預(yù)測的影響產(chǎn)生，例如溫度和小的半導(dǎo)體工藝變化。如果ADC采樣時(shí)鐘上存在足夠的隨機(jī)抖動(dòng)，則可能會(huì)提高數(shù)據(jù)轉(zhuǎn)換器的噪聲頻譜密度（NSD）功率。每個(gè)RJ和DJ根平方和（RSS）的幅度將決定總抖動(dòng)對ADC采樣時(shí)鐘的影響。

典型時(shí)鐘信號上隨機(jī)抖動(dòng)幅度的直方圖應(yīng)具有純正態(tài)高斯分布。抖動(dòng)的任何其他確定性分量都將創(chuàng)建雙峰分布。峰峰值抖動(dòng)是通過進(jìn)行大量定時(shí)測量并確定絕對最小和最大抖動(dòng)變化來測量的。隨著測量次數(shù)的增加，最小和最大抖動(dòng)最終將繼續(xù)擴(kuò)大絕對峰峰值。實(shí)際測量必須在某個(gè)時(shí)間點(diǎn)和測量樣本數(shù)量上受到限制。因此，絕對峰峰值抖動(dòng)值不是特別有用，除非它基于具有已知標(biāo)準(zhǔn)偏差的高斯分布。

均方根抖動(dòng)是高斯圖中一個(gè)標(biāo)準(zhǔn)差的值。即使測量的樣本量增加，該值也將保持相對穩(wěn)定。它還使均方根抖動(dòng)值比峰峰值抖動(dòng)更有意義，并且更易于測量。要使均方根抖動(dòng)具有有意義的幅度，總抖動(dòng)必須具有高斯輪廓。否則，失真的高斯輪廓將識別存在確定性抖動(dòng)分量。如果可能，應(yīng)確定確定性抖動(dòng)分量的根本原因，并加以緩解或消除。

雖然理想的時(shí)鐘信號的所有功率都駐留在單個(gè)頻率箱中，但實(shí)際時(shí)鐘解決方案將具有一定幅度的“相位噪聲裙”。只有隨機(jī)抖動(dòng)的時(shí)鐘信號將形成高斯分布。任何確定性抖動(dòng)都會(huì)扭曲理想的高斯輪廓。曲線上任何一點(diǎn)的相位噪聲功率可以從其峰值F開始測量0到F處感興趣的頻率箱0+ Fm.

如何降低ADC輸入時(shí)鐘抖動(dòng)的SNR和NSD？

ADC的NSD是轉(zhuǎn)換器的主要性能指標(biāo)之一。NSD定義了以相應(yīng)的ADC采樣頻率（fS).NSD是ADC滿量程信噪比（SNRFS）的函數(shù)，時(shí)鐘抖動(dòng)會(huì)下降，奈奎斯特帶寬（fS/2），其中噪聲在整個(gè)頻譜中傳播。任何采樣瞬時(shí)誤差都會(huì)使部分信號功率降低為噪聲。

隨著時(shí)鐘抖動(dòng)的增加，目標(biāo)采樣信號功率的一部分在快速傅里葉變換（FFT）中分布在其離散頻率箱之外，隨后成為噪聲功率的一部分。這是由于時(shí)鐘信號的相位噪聲對信號的采樣瞬時(shí)不理想造成的。圖2顯示了一個(gè)可視化示例，說明相位噪聲如何“繞過”從頻域中的目標(biāo)目標(biāo)信號中流失功率。

圖2.

理想的NSD性能，適用于工作在1 GSPS的ADC，受其均方根編碼時(shí)鐘抖動(dòng)的限制。時(shí)鐘的均方根抖動(dòng)會(huì)限制ADC在較高輸入頻率下的動(dòng)態(tài)范圍。

圖3.

要找到ADC的總SNR降級，請計(jì)算ADC在目標(biāo)信號頻率下抖動(dòng)噪聲功率和公布SNR的和方根。當(dāng)ADC采樣時(shí)鐘抖動(dòng)足夠低時(shí)，SNR模數(shù)轉(zhuǎn)換器= 信噪比退化因?yàn)檗D(zhuǎn)換器的內(nèi)部孔徑抖動(dòng)和非線性將限制其SNR。相反，抖動(dòng)增加的采樣時(shí)鐘最終將成為ADCSNR性能的限制因素。隨著感興趣的信號頻率更高，這將更加明顯。所有可實(shí)現(xiàn)ADC的輸出噪聲受SNR性能的限制。隨著輸入電平的增加或降低，抖動(dòng)噪聲分量也會(huì)相應(yīng)變化。

ADC的NSD可以根據(jù)ADC的滿量程輸入功率減去SNR劣化和噪聲功率（奈奎斯特速率的函數(shù)）來計(jì)算。這可以從下面的等式中看出。

該圖顯示了一個(gè)14位寬帶轉(zhuǎn)換器，該轉(zhuǎn)換器在低（<100 MHz）模擬輸入頻率下，通過內(nèi)部ADC量化和線性度限制為–155 dBFS/Hz的NSD，無論外部均方根時(shí)鐘抖動(dòng)高達(dá)200 fs。在這種情況下，系統(tǒng)時(shí)鐘抖動(dòng)將決定較高模擬輸入頻率（>100 MHz）下的NSD性能，具體取決于其均方根幅度。

例如，圖4顯示了具有各種時(shí)鐘抖動(dòng)的14位1 GSPS ADC在寬輸入帶寬上的NSD影響。對10 MHz至100 MHz的信號進(jìn)行采樣時(shí)，即使是200飛秒的相對較高的時(shí)鐘抖動(dòng)也不會(huì)明顯損害ADC的–155 dBFS/Hz的NSD性能。但是，當(dāng)對1 GHz或2 GHz輸入信號進(jìn)行采樣時(shí)，與較低的均方根時(shí)鐘抖動(dòng)相比，時(shí)鐘相同的200 fs rms抖動(dòng)將顯著限制ADC性能。對2 GHz信號進(jìn)行采樣時(shí)，與50 fs的均方根時(shí)鐘抖動(dòng)相比，200 fs的均方根抖動(dòng)相對于目標(biāo)信號功率的ADC噪聲將增加12 dB。

圖4.

一些GSPS ADC允許更快的輸入時(shí)鐘倍數(shù)，可以在ADC內(nèi)進(jìn)行分頻，以得出實(shí)際的采樣時(shí)鐘。在這種情況下，對我的ADC使用更高速率的采樣時(shí)鐘有什么好處和缺點(diǎn)？

一些ADC不僅允許以實(shí)際采樣速率的1×輸入時(shí)鐘頻率，還允許使用更高的多時(shí)鐘速率，例如采樣速率的2×、4×或8×。然后，可以將ADC配置為在內(nèi)部將較高頻率的時(shí)鐘分頻為較慢的時(shí)鐘倍數(shù)，從而將模擬信號采樣到ADC。這種類型的配置有一些好處。

第一個(gè)好處是，系統(tǒng)板現(xiàn)在可以使用相同的硬件和時(shí)鐘解決方案適應(yīng)多種采樣率。在這種情況下，只需對ADC進(jìn)行輕微的軟件寄存器更改，即可使用更快或更慢的采樣速率。例如，使用時(shí)鐘速率最高的ADC的電氣測試和測量解決方案（如數(shù)字采樣示波器）現(xiàn)在只需觸摸GUI按鈕即可為最終用戶提供多種采樣速率的選擇。這也允許對相同的電路板進(jìn)行營銷細(xì)分，只是軟件構(gòu)建的差異。提供此功能的兩個(gè)ADC是AD9680和AD9234，它們是1 GSPS轉(zhuǎn)換器，分別具有14位和12位分辨率。

第二個(gè)好處是，使用較高的時(shí)鐘頻率比使用較低的1×采樣速率時(shí)ADC性能更好。較高頻率的時(shí)鐘可提供更快的信號壓擺率，因此固有的邊沿更準(zhǔn)確，抖動(dòng)更低。如前所述，較低的抖動(dòng)時(shí)鐘固有地允許較低的NSD和較高的SNR，前提是ADC抖動(dòng)不是限制性能因素。

第三個(gè)好處是無需從時(shí)鐘器件和電路板上的路由中增加一個(gè)時(shí)鐘頻率。這允許系統(tǒng)以更少的時(shí)鐘信號倍數(shù)運(yùn)行，并總體上降低了時(shí)鐘復(fù)雜性。RF時(shí)鐘信號可用作某些ADC的輸入，允許在較慢的采樣時(shí)鐘下實(shí)現(xiàn)內(nèi)部分頻功能。

這種采樣配置面臨的一個(gè)潛在挑戰(zhàn)是需要確定能夠在增加的頻率倍數(shù)下實(shí)現(xiàn)低抖動(dòng)的實(shí)際時(shí)鐘器件。隨著具有更高頻率、性能和通道數(shù)的時(shí)鐘解決方案的發(fā)布并進(jìn)入新的系統(tǒng)板，這一挑戰(zhàn)得到了一定程度的緩解。然而，對更高采樣速率轉(zhuǎn)換器和復(fù)雜配套時(shí)鐘器件的永不滿足的需求有增無減。

如何從時(shí)鐘器件獲取頻域相位噪聲圖，并確定特定ADC采樣時(shí)鐘頻率的時(shí)域均方根抖動(dòng)？

雖然兩者都描述了相同的現(xiàn)象，但將時(shí)鐘的相位噪聲與特定抖動(dòng)值的相位噪聲聯(lián)系起來可能有些違反直覺。雖然兩者是相互關(guān)聯(lián)的，但工程師需要跨越頻域和時(shí)域鴻溝才能相互對應(yīng)。相位噪聲圖以頻域繪制，而時(shí)鐘信號的均方根抖動(dòng)分量反映為時(shí)域值。

時(shí)域中的乘法類似于頻域中的卷積。時(shí)鐘上的任何相位噪聲裙邊或相位調(diào)制雜散噪聲都會(huì)卷積提供給ADC的數(shù)字化信號。時(shí)鐘耦合到采樣輸出的噪聲卷積的電平或幅度如下圖所示。

時(shí)鐘信號的相位噪聲圖示例如圖5的頻域所示。x 軸顯示相對于載波的頻率偏移，在本例中為 983 MHz 的時(shí)鐘。y 軸是以 dBc/Hz 表示的相位噪聲密度（相對于載波功率的功率，以 dB 為單位，單位為赫茲）。從該圖中可以清楚地看出，當(dāng)我們從時(shí)鐘進(jìn)一步觀察相位噪聲的頻率時(shí)，會(huì)產(chǎn)生相對底線，并且增加累積相位噪聲的幅度減小。

圖5.

該圖顯示了頻率為983 MHz的載波時(shí)鐘頻率偏移處的相位噪聲，單位為dBc/Hz。根據(jù)這些信息，可以得出時(shí)鐘抖動(dòng)。

時(shí)鐘信號的均方根抖動(dòng)可以通過每頻率十進(jìn)制以分段方式對曲線下的面積進(jìn)行積分，從相位噪聲圖計(jì)算出來。雖然現(xiàn)在有在線計(jì)算工具可以計(jì)算相位噪聲的抖動(dòng)，但也可以用幾個(gè)數(shù)學(xué)方程式來完成。

嘗試通過對每個(gè) 1 Hz 偏移箱的功率求和來計(jì)算確切抖動(dòng)是不切實(shí)際的。因此，通過獲取每個(gè)頻率十進(jìn)程各自的相位噪聲斜率（以端點(diǎn)之間的dB/十倍頻程為單位），可以實(shí)現(xiàn)非常接近均方根抖動(dòng)的近似值。理想情況下，寬帶相位噪聲應(yīng)積分到等于采樣頻率的大偏移中。但是，為了保持演示計(jì)算的界限，我們可以計(jì)算典型有線應(yīng)用中的均方根抖動(dòng)。讓我們?nèi)D6中的相位噪聲圖，計(jì)算983 MHz載波上10 kHz至20 MHz偏移范圍內(nèi)的抖動(dòng)。

圖6.

圖5所示相位噪聲的十年分段圖分為三個(gè)部分，以計(jì)算載波983 MHz頻率在10 kHz至20 MHz范圍內(nèi)的偏移之間的均方根抖動(dòng)。

總均方根抖動(dòng)是兩個(gè)感興趣頻率點(diǎn)之間曲線下面積的總和。在這種情況下，近似區(qū)域顯示在標(biāo)記為 A、B 和 C 的三個(gè)分段塊中。每個(gè)段端點(diǎn)之間的相位噪聲曲線斜率可以很容易地近似，并將用于計(jì)算。周期抖動(dòng)之間的關(guān)系，J每，在整個(gè)相位噪聲譜中，L（f）可以描述為：

RMS J每在（f2– f1） 的計(jì)算公式為：

當(dāng)L（f）的頻率軸在對數(shù)刻度中時(shí)，可以使用分段函數(shù)來近似相位噪聲。因此，L（f） 可以寫成：

其中 K-1 是分段函數(shù)中的段數(shù)，b 是十進(jìn)制起始頻率的相位噪聲幅度，a 是以 dB/十倍頻程為單位的近似斜率，U（f） 是階躍函數(shù)。

如果我們將公式3所示的L（f）代入公式2，我們得到：

然后，我們可以用圖 6 圖的每一段的值計(jì)算均方根抖動(dòng)，fc= 983 兆赫：

答：a = –3.44 dB/十倍頻程，從 f = 10 kHz 開始，b = –116.91 dBc/Hz

B：a = –9.75 dB/十倍頻程，從 f = 100 kHz 開始，b = –120.35 dBc/Hz

C： a = –18.58 dB/十倍頻程，從 f = 1 MHz 開始，到 20 MHz 結(jié)束，b = – 130.1dBc/Hz

RMS J每= 151 飛秒

最新的GSPS ADC使用JESD204B串行輸出，而不是LVDS輸出的多路復(fù)用組。時(shí)鐘解決方案如何利用JESD204B幫助將系統(tǒng)內(nèi)的多個(gè)ADC對準(zhǔn)單個(gè)樣本？

多通道、低抖動(dòng)GHz時(shí)鐘解決方案可以將系統(tǒng)參考定時(shí)信號與其每個(gè)時(shí)鐘輸出配對，如JESD204B規(guī)范中名為SYSREF的信號所定義。SYSREF信號是系統(tǒng)內(nèi)使用的JESD204B鏈路的絕對時(shí)序參考。多個(gè)儀器、傳感器陣列和雷達(dá)系統(tǒng)需要多個(gè) （2， 4， 8， 16 ...100s）的同步ADC，其時(shí)間對準(zhǔn)在盡可能少的樣本內(nèi)。對于這些類型的應(yīng)用，時(shí)鐘解決方案的時(shí)序靈活性對于將SYSREF信號糾偏和對齊到每個(gè)相應(yīng)的ADC時(shí)鐘是非常寶貴的。

圖7.

多個(gè)時(shí)鐘輸出對可以相對于彼此以及它們相關(guān)的伴隨SYSREF信號在相位上偏斜。粗序和精細(xì)時(shí)序調(diào)整都允許時(shí)鐘和SYSREF在ADC陣列之間同步。

具有 16 個(gè) ADC 的系統(tǒng)可能需要四個(gè)獨(dú)立的電路板，每個(gè)電路板使用四個(gè) ADC，并通過電背板間接連接在一起。根據(jù)它們彼此之間的空間位置和路由之間的偏斜，每個(gè)ADC可能會(huì)在不同的時(shí)間點(diǎn)看到其相對采樣時(shí)鐘邊沿時(shí)刻。

在某些情況下，時(shí)鐘和相關(guān)SYSREF需要與每個(gè)ADC的同一時(shí)間點(diǎn)對齊。在其他系統(tǒng)中，時(shí)鐘相位需要故意錯(cuò)位，以考慮ADC陣列之間的輸入信號相位差。對于兩個(gè)或四個(gè)ADC的交錯(cuò)，時(shí)鐘可能需要反轉(zhuǎn)或相位調(diào)整，以達(dá)到特定的90°增量。在任何情況下，JESD204B時(shí)鐘解決方案都可以在每個(gè)ADC時(shí)鐘和SYSREF對之間提供獨(dú)立的偏斜能力，以實(shí)現(xiàn)采集系統(tǒng)的目的。

圖8.

對于JESD204B ADC和DAC，新的時(shí)鐘芯片解決方案可以將多個(gè)輸出對齊到單次或周期性SYSREF信號。此功能可以消除由于ADC采集時(shí)刻和時(shí)鐘源之間的空間時(shí)鐘路由延遲而導(dǎo)致的飛行時(shí)間差。

GSPS ADC有哪些可用的時(shí)鐘解決方案？

GHz時(shí)鐘解決方案的相位噪聲或時(shí)域抖動(dòng)將是選擇GSPS ADC時(shí)鐘源的主要性能因素。對于那些需要大量ADC的采集系統(tǒng)，最好的時(shí)鐘解決方案還需要提供許多輸出通道來分別驅(qū)動(dòng)其編碼速率。次要性能方面是使用JESD204B鏈路中的系統(tǒng)參考參數(shù)的同步能力，這將進(jìn)一步提高時(shí)鐘系統(tǒng)的功能。

AD9525在3.3 GHz頻率下提供7個(gè)輸出時(shí)鐘對，均方根抖動(dòng)僅為50 fs，專用同步輸出可在JESD204B接口框架內(nèi)用作SYSREF。AD9528在1 GHz頻率下提供7個(gè)輸出時(shí)鐘對，但也提供伴隨的SYSREF信號，而不是每個(gè)時(shí)鐘對的相差校正信號，以在單個(gè)采樣校準(zhǔn)脈沖內(nèi)對齊相應(yīng)的ADC。HMC7044是一款高性能3 GHz 14輸出抖動(dòng)衰減器，支持JESD204B SYSREF。

結(jié)論

最新的高帶寬和寬帶ADC要求其編碼時(shí)鐘相位噪聲和抖動(dòng)幅度不斷減小。雖然可以選擇許多時(shí)鐘解決方案與這些高頻ADC配合使用，但那些具有足夠低的相位噪聲（用于目標(biāo)帶寬）并能夠同步許多ADC的解決方案可提供最佳解決方案。

典型時(shí)鐘解決方案的相位噪聲圖可以轉(zhuǎn)換為時(shí)域，以確定其均方根抖動(dòng)和對ADC動(dòng)態(tài)范圍的潛在影響。高級時(shí)鐘解決方案的另一個(gè)優(yōu)勢包括在JESD204B框架內(nèi)獨(dú)特的SYSREF到時(shí)鐘信號對糾偏。GSPS ADC配套時(shí)鐘組件的關(guān)鍵選擇可能會(huì)根據(jù)目標(biāo)采集信號頻率來維持或降低ADC的性能。

審核編輯：郭婷