Xilinx Vivado LOCK_PINS屬性介紹
LOCK_PINS 是 Xilinx Vivado 做物理約束的屬性之一。用來將LUT的邏輯輸入（I0,，I1，I2...）綁定到其物理輸入pin上（A6，A5，A4...）。
常用的場景是將 timing-critical 的 LUT 的輸入綁定到其延遲比較低的pin A6 和 A5上。
對于6輸入的LUT，其不同輸入pin之間的延遲查可以達到幾十到上百皮秒。
下面是使用LOCK_PINS的一個例子，將I0綁定到A5，I1綁定到A6。（I0為LUT輸入的最低位）
% set myLUT2 [get_cells u0/u1/i_365]
% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2
# Which you can verify by typing the following line in the Tcl Console:
% get_property LOCK_PINS $myLUT2
審核編輯：劉清
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原文標題：Xilinx LOCK_PINS
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