隨著通信、醫療和工業設備的整體尺寸不斷減小，電源管理成為越來越重要的設計考慮因素。本文將介紹高度集成度高的新型電源管理解決方案的應用，這些新器件為RF系統、FPGA和處理器供電的優勢，以及幫助設計人員快速實現新設計的設計工具。

通信基礎設施中家庭基站和微微基站的出現推動了對小型基站的需求，這些基站對在最小面積內以最高功率效率為數字基帶、存儲器、RF收發器和功率放大器供電有著復雜的要求，如圖1所示。典型的小型蜂窩系統需要一個非常密集的電源，該電源可以提供具有快速瞬態響應的大電流，為數字基帶供電，同時需要低噪聲、低壓差穩壓器（LDO）為AD9361 RF捷變收發器供電。?、溫度補償晶體振蕩器 （TCXO） 和其他噪聲關鍵電源軌。將開關穩壓器的開關頻率設置在臨界RF頻段之外可降低噪聲，同步開關穩壓器可確保拍頻不會影響RF性能。降低內核電壓（V核心）的數字基帶最大限度地降低了低功耗模式下的功耗，電源排序可確保數字基帶處理器在RF收發器使能之前啟動并運行。一個我2數字基帶和電源管理之間的C接口允許改變降壓穩壓器的輸出電壓。為了提高可靠性，電源管理系統可以監控其自身的輸入電壓和管芯溫度，并向基帶處理器報告任何故障。

圖1.小型基站需要各種電源。

同樣，醫療和儀器設備（例如便攜式超聲和手持儀器）的趨勢是外形尺寸明顯更小，因此這些產品推動了對更小、更高效的FPGA、處理器和存儲器供電方式的需求，如圖2所示。典型的 FPGA 和存儲器設計需要一個非常密集的電源，該電源可以提供具有快速瞬態響應的大電流，為內核和 I/O 軌供電，同時需要一個低噪聲電源軌來為鎖相環 （PLL） 等片內模擬電路供電。電源排序對于確保FPGA在存儲器啟用之前啟動并運行至關重要。具有精密使能輸入和專用電源就緒輸出的穩壓器可實現電源排序和故障監控。電源設計人員通常希望在不同的應用中使用相同的電源IC，因此改變電流限值的能力非常重要。這種設計重用可以顯著縮短上市時間，這是任何新產品開發過程中的關鍵要素。

圖2.為 基于 FPGA 的系統供電。

考慮具有 12V 輸入和 5 個輸出的 FPGA 的通用多軌電源管理設計規范：

內核：1.2 V @ 4 A

輔助：1.8 V @ 4 A

輸入/輸出：3.3 V @ 1.2 A

DDR 內存：1.5 V @ 1.2 A

時鐘： 1.0 V @ 200 mA

圖3a所示的典型分立式方案將四個開關穩壓器連接到12 V輸入軌。一個開關穩壓器的輸出對LDO進行預調節，以降低功耗。另一種方法（如圖3b所示）使用一個穩壓器將12 V輸入降壓至5 V中間軌，然后向下調節以產生所需的每個電壓。這種實現方案成本較低，但由于采用兩級電源轉換，效率也較低。在這兩種情況下，每個穩壓器都必須獨立使能，因此電源排序可能需要專用的電源排序器。噪聲也可能是一個問題，除非所有切換臺都可以同步以降低拍頻。

圖3.（a） 分立穩壓器設計和（b） 替代分立穩壓器設計。

集成解決方案實現高效率、小尺寸

將多個降壓穩壓器和LDO集成到單個封裝中可以顯著減小電源管理設計的整體尺寸。此外，與傳統的分立式實現相比，智能集成解決方案具有許多優勢。減少分立元件的數量可以顯著降低設計的成本、復雜性和制造成本。ADP5050和ADP5052集成電源管理單元（PMU）可以在單個IC中實現所有這些電壓和特性，使用更少的PCB面積和元件。

為實現最高效率，每個降壓穩壓器可直接由12 V供電（類似于圖3a），無需前置穩壓器級。降壓轉換器 1 和降壓 2 具有可編程電流限值（4 A、2.5 A 或 1.2 A），使電源設計人員能夠快速輕松地更改新設計的電流，并顯著縮短開發時間。LDO 可由 1.7V 至 5.5V 電源供電。在本例中，其中一個降壓穩壓器的1.8 V輸出為LDO供電，為噪聲敏感型模擬電路提供低噪聲1 V電源軌。

開關頻率 fSW 通過電阻 R 設定在 250 kHz 和 1.4 MHz 之間室溫.靈活的開關頻率范圍允許電源設計人員優化設計，降低頻率以實現最高效率，或提高頻率以實現最小的整體尺寸。圖 4 顯示了 f 之間的關系西 南部和 R室溫.R 的值室溫可以計算為R室溫= （14822/f西 南部)1.081，R 以 kΩ 為單位，f 以 kHz 為單位。

圖4.開關頻率與RRT的關系

在某些設計中，希望同時具有這兩種特性：較低的開關頻率為較高電流軌提供最高的功率效率，以及較高的開關頻率以減小電感器尺寸并最小化較低電流軌的PCB面積。主開關頻率上的二分頻選項允許ADP5050在兩個頻率下工作，如圖5所示。降壓 1 和降壓 3 的開關頻率可通過 I 設置。2C端口為主開關頻率的二分之一。

圖5.ADP5050在低開關頻率下工作，在高電流軌上實現高效率，在低電流軌上以高頻率工作，以實現小電感尺寸。

電源排序

如圖6所示，ADP5050和ADP5052具有四個特性，可簡化使用FPGA和處理器的應用所需的電源時序：精密使能輸入、可編程軟啟動、電源就緒輸出和有源輸出放電開關。

精密使能輸入：每個穩壓器（包括 LDO）都有一個具有精密 0.8V 基準電壓源的使能輸入（圖 6-1）。當使能輸入端的電壓大于0.8 V時，穩壓器使能;當電壓降至0.725 V以下時，穩壓器被禁用。內部 1MΩ 下拉電阻可防止引腳懸空時的誤差。精密使能閾值電壓允許在器件內以及使用外部電源輕松排序。例如，如果降壓1設置為5 V，則可以使用電阻分壓器設置精確的4.0 V跳變點以啟用降壓2，依此類推，為所有輸出設置精確的上電時序。

可編程軟啟動：軟啟動電路以受控方式斜坡輸出電壓，從而限制浪涌電流。當軟啟動引腳連接到V時，軟啟動時間設置為2 ms注冊，或者通過將電阻分壓器從軟啟動引腳連接到 V 可以增加到 8 ms注冊和地面（圖 6-2）。可能需要這種配置以適應特定的啟動順序或具有大輸出電容的應用。軟啟動的可配置性和靈活性使大型復雜 FPGA 和處理器能夠以安全、可控的方式上電。

1. 精密使能門限：高于0.8V使能穩壓器，低于0.72V（遲滯）使能穩壓器。

2.可編程軟啟動：每個通道上的不同軟啟動可以編程為2ms，4ms，8ms。

3. PWRGD 輸出：從 CH1 到 CH4 的理想 PWRGDx 可以通過工廠保險絲或 I 進行配置2C.

4.有源輸出放電開關：輸出放電開關可接通，縮短輸出電容的放電周期。

圖6.ADP5050和ADP5052簡化了電源時序。

電源就緒輸出： 當所選降壓穩壓器正常工作時，漏極開路電源就緒輸出 （PWRGD） 變為高電平（圖 6-3）。電源良好引腳允許電源向主機系統發出有關其運行狀況的信號。默認情況下，PWRGD 監視降壓 1 上的輸出電壓，但可以自定義其他通道的順序來控制 PWRGD 引腳。每個通道（PWRGx位）的狀態可以通過I回讀2ADP5050上的C接口。PWRGx位上的邏輯高電平表示穩壓輸出電壓高于其標稱輸出的90.5%。當調節輸出電壓降至其標稱輸出的87.2%以下超過50 μs時，PWRGx位設置為邏輯低電平。PWRGD 輸出是內部未屏蔽 PWRGx 信號的邏輯 AND。在 PWRGD 變為高電平之前，內部 PWRGx 信號必須保持高電平至少 1 ms;如果任何 PWRGx 信號發生故障，PWRGD 將無延遲地變為低電平。控制PWRGD（通道1至通道4）的通道由工廠保險絲或通過I設置位指定2C 接口。

有源輸出放電開關： 每個降壓穩壓器都集成了一個從開關節點到地的放電開關（圖 6-4）。當相關穩壓器被禁用時，該開關開啟，幫助輸出電容快速放電。放電開關的典型電阻為通道1至通道4的250 Ω。當穩壓器被禁用時，有源放電開關將輸出拉至地，即使存在大容性負載也是如此。這顯著提高了系統的魯棒性，尤其是在重新上電時。

圖7所示為典型的上電/關斷時序。

圖7.典型上電/關斷時序。

我2C 接口

我2C 接口可實現兩個降壓穩壓器輸出（通道 1 和通道 4）的高級監控功能和基本動態電壓調節。

輸入電壓監視器： 可以監控輸入電壓是否存在欠壓情況等故障。例如，在輸入端施加12 V電壓時，I2C 接口配置為在輸入電壓低于 10.2 V 時觸發警報。專用引腳 （nINT） 上的信號告訴系統處理器發生了問題，并關閉系統以采取糾正措施。監控輸入電壓的能力提高了系統可靠性。圖8顯示了可用于監控ADP5050輸入電壓的可編程值。

圖8.輸入欠壓檢測。

結溫監測器：可以監測結溫是否存在過熱等故障。如果結溫升至預設水平（105°C、115°C 或 125°C）以上，則會在 nINT 上發出警報信號。與熱關斷不同，此功能會發送警告信號，但不會關閉設備。監控結溫并在可能發生的系統故障發生之前提醒系統處理器的能力提高了系統可靠性，如圖9所示。

圖9.結溫監測。

有源輸出放電開關： 每個降壓穩壓器都集成了一個從開關節點到地的放電開關（圖 6-4）。當相關穩壓器被禁用時，該開關開啟，幫助輸出電容快速放電。放電開關的典型電阻為通道1至通道4的250 Ω。當穩壓器被禁用時，有源放電開關將輸出拉至地，即使存在大容性負載也是如此。這顯著提高了系統的魯棒性，尤其是在重新上電時。

動態電壓調節： 動態電壓調節允許系統通過動態降低低功耗模式下通道1和通道4上的電源電壓來降低功耗，或者可以根據系統配置和系統負載動態改變輸出電壓。此外，所有四個降壓穩壓器的輸出電壓可通過 I2C 接口，如圖 10 所示。

圖 10.ADP5050輸出電壓選項。

低噪聲特性

以下幾個特性可降低電源產生的系統噪聲：

寬電阻可編程開關頻率范圍： RT引腳上的電阻器在250 kHz至1.4 MHz之間設置開關頻率。這種靈活性允許電源設計人員設置開關頻率，以避免系統噪聲頻帶。

降壓穩壓器相移： 降壓穩壓器的相移可通過 I 進行編程2C 接口。默認情況下，通道1和通道2之間以及通道3和通道4之間的相移為180°，如圖11所示。異相操作的好處是降低了輸入紋波電流，降低了電源上的接地噪聲。

圖 11.ADP5050/ADP5052中降壓穩壓器的相移。

通道 2、通道 3 和通道 4 的相移相對于通道 1 可以使用 I 設置為 0°、90°、180° 或 270°2C 接口，如圖 12 所示。當并聯操作配置為在通道1和通道2上提供高達8 A的單個組合輸出時，通道2的開關頻率相對于通道1鎖定為180°相移。

圖 12.降壓穩壓器的相移可通過 I 進行配置2C 接口。

時鐘同步：開關頻率可通過 SYNC/MODE 引腳同步至 250kHz 至 1.4MHz 范圍內的外部時鐘。這種能力在射頻和噪聲敏感型應用中非常重要。當檢測到外部時鐘時，開關頻率平滑地轉換到其頻率。當外部時鐘停止時，器件切換回內部時鐘并繼續正常工作。與外部時鐘同步可使系統設計人員遠離關鍵噪聲頻段，并降低系統中多個器件產生的噪聲。

為了成功同步，必須將內部開關頻率編程為接近外部時鐘值的值;建議頻率差小于 ±15%。

SYNC/MODE 引腳可通過工廠保險絲或 I 配置為同步時鐘輸出2C 接口。在 SYNC/MODE 引腳上產生一個占空比為 50% 的正時鐘脈沖，其頻率等于內部開關頻率。短時間延遲（~15% t西 南部） 發生在生成的同步時鐘和通道 1 交換節點之間。

圖13顯示了在頻率同步模式下配置的兩個器件：一個器件配置為時鐘輸出以同步另一個器件。應使用100 kΩ上拉電阻，以防止SYNC/MODE引腳懸空時出現邏輯錯誤。

圖 13.RF應用顯示兩個器件同步以降低電源噪聲。

兩個器件同步到同一時鐘，因此第一個器件的通道1和第二個器件的通道1之間的相移為0°，如圖14所示。

圖 14.兩個ADP5050器件在同步模式下工作的波形。

ADIsimPower設計工具

ADIsimPower?現在支持ADP5050/ADP5052多通道高壓PMU，該PMU為4/5通道供電，每通道負載電流高達4 A，輸入電壓高達15 V。該設計工具允許用戶通過級聯通道、并聯放置大電流通道以創建 8A 電源軌以及考慮每個通道的熱貢獻來優化設計。借助高級功能，用戶可以獨立指定每個通道的紋波和瞬態性能、開關頻率以及支持一半主頻率的通道的性能。

ADIsimPower允許用戶在圖15所示的軟件界面上快速輕松地輸入設計要求。

圖 15.ADIsimPower軟件接口。

通過智能組件選擇生成完整的物料清單。可以從工具中請求評估板。該設計工具允許對每個通道進行復雜的控制，如圖16所示。

圖 16.（a） 可以為每個電源軌指定紋波、瞬態和響應。

（b） 使用精確啟用的高級排序要求。

ADIsimPower使電源設計人員能夠快速訪問準確、經過測試的可靠性能數據，如圖17所示。

圖 17.ADIsimPower仿真輸出。

然后可以將設計組裝到評估板上，如圖18所示。

圖 18.采用ADP5050/ADP5052的電源電路。

ADP5050/ADP5052/ADP5051/ADP5053規格

圖 19.ADP5050/ADP5051/ADP5052/ADP5053：四通道降壓開關穩壓器，LDO 或 POR/WDI 采用 LFCSP。

結論

新型高度集成的PMU可實現具有高能效、高可靠性和超小尺寸的復雜電源管理解決方案;新的設計工具與靈活的集成電路相結合，縮短了這些復雜電源的上市時間。ADP505x系列是ADI高度集成多輸出穩壓器產品組合的最新成員，允許在許多不同的應用中快速輕松地使用單個IC，從而縮短電源設計時間。

審核編輯：郭婷