消費者對更快、更智能、更好產品的需求正在將創新推向前所未有的水平。因此，系統設計人員面臨著一個共同的困境：在已知平臺上設計新產品，只進行增量更改;或者使用具有最先進產品和功能的全新平臺。前者可能快速且風險低，但回報較低;而后者提供更好的多功能性、功能和價值，但風險更高。

現在，一套新的仿真工具支持在軟件中快速原型設計，最大限度地降低開發風險，并使設計人員相信他們的新產品將按預期工作。該軟件提供了對模數轉換器、時鐘IC和放大器等單個產品功能的洞察，并且可以組合器件（例如ADC和時鐘），而無需獲取實際組件。購買硬件的決定可以在軟件評估完成后做出，從而節省時間和金錢。

本文演示了ADIsimADC的多功能性，? ADIsimCLK，?以及 VisualAnalog 軟件套件，用于預測 ADC 與采樣時鐘結合使用時的性能。本示例使用16位、250 MSPS模數轉換器AD9467和低抖動時鐘發生器AD9523-1。第一部分介紹軟件評估，仿真ADC隨頻率變化的性能，并展示如何在軟件中連接器件。第二部分詳細介紹了使用評估板和SPIController軟件進行的實際硬件設置。本例為AD9467的時鐘頻率為245.76 MSPS。AD9523-1評估板使用交互式GUI配置時鐘輸出。

使用 ADIsimADC 和 ADIsimCLK 進行協同仿真

首先，下載并安裝VisualAnalog和AD9523-1評估軟件。ADIsimADC與VisualAnalog一起封裝。啟動 VisualAnalog 后，彈出窗口將要求用戶選擇一個 Canvas，如圖 1 所示。

圖1.視覺模擬新畫布窗口。

AD9467的ADIsimADC型號可在ADC→單通道→AD9467菜單選項下找到。圖2顯示了ADIsimADC平均FFT曲線。

圖2.ADIsimADC畫布顯示采用9.7 MHz單音FFT的AD9467。

設置ADIsimADC以預測ADC行為

在音調發生器模塊中輸入一個頻率，然后按 Tab。 ADIsimADC 根據采樣速率和樣本大小自動將此頻率轉換為相干頻率。圖3顯示了默認設置下9.7 MHz單音輸入的FFT。

圖3.ADIsimADC單音FFT，頻率為9.7 MHz。

設置ADIsimCLK以預測AD9523-1行為

接下來，下載并安裝ADIsimCLK軟件。安裝后，打開程序并選擇文件→新建。將出現一個窗口，其中包含一系列設備，如圖 4 所示。

圖4.ADIsimCLK器件選擇。

遵循與實際預期系統實現最相似的設置方法。在本例中，外部 30.72MHz 時鐘提供對第一個 PLL 的參考。Crystek CVHD-950用作雙回路PLL第一個環路的VCXO。內部VCO頻率設置為2949.12 MHz，內部除以3。OUT7 上的 4 分頻提供 245.76MHz 時鐘。此設置如圖 5 所示。

圖5.ADIsimCLK中的AD9523-1設置。

ADIsimCLK還可生成時鐘輸出報告，包括各種積分范圍內的輸出相位噪聲和抖動。這些報告在與各種輸出相對應的選項卡上可用。在此設置中，OUT7用于為AD9467評估板提供時鐘。報告頁如圖 6 所示。突出顯示了關鍵規格寬帶抖動。

圖6.ADIsimCLK 中的 OUT7 報告。

使用AD9523-1仿真AD9467

ADIsimADC可以預測AD9467與AD9523-1時鐘配合時的性能。ADIsimCLK報告中的寬帶抖動規格可以傳遞到ADIsimADC畫布。在FFT畫布中，ADC模型模塊使用戶能夠更新總抖動規格，如圖7所示。

圖7.更新ADIsimADC模型中的抖動。

總抖動可以計算為各個抖動分量的和方根 （rss）。在這種情況下，孔徑抖動為60 fs，寬帶抖動為215 fs。傳遞給ADIsimADC的rss抖動為223.2 fs，產生圖8所示的97 MHz單音FFT。利用更新的抖動，ADIsimADC可以預測任何輸入頻率下的預期性能。

圖8.97 MHz輸入時的單音FFT，具有ADIsimADC中更新的抖動特性。

關于抖動的簡短說明

ADC必須定期對模擬信號進行采樣。需要一個穩定的采樣時鐘，因為任何非理想的時鐘源都會產生一些相位噪聲。抖動是采樣時鐘載波兩個指定頻率偏移之間的相位噪聲在時間段內的積分。對于ADC，寬帶噪聲通常被認為是最重要的。ADIsimCLK計算寬帶抖動，對高于1 kHz偏移的相位噪聲進行積分。該寬帶抖動被傳遞到ADIsimADC模型，以了解抖動對ADC性能的影響。有關采樣時鐘抖動如何影響ADC性能的更多信息，請參閱AN-756應用筆記：采樣系統以及時鐘相位噪聲和抖動的影響。

測量的性能

ADIsimADC預測使用AD9467評估板和AD9523-1評估板進行測試。AD9523-1配置為在OUT7上產生245.76 MHz LVPECL時鐘。該輸出耦合到AD9467評估板，該評估板經過修改，可接受J200和J201上的差分時鐘輸入。此設置如圖 9 所示。

圖9.顯示AD9523-1和AD9467評估板的硬件設置。

該設置使用2 MHz至400 MHz的模擬輸入頻率收集數據。 使用VisualAnalog捕獲單音FFT，并根據ADIsimADC預測編譯和繪制數據。圖10顯示了SNR與頻率的關系。請注意模擬與實際測量值的匹配程度。

圖 10.SNR與模擬輸入頻率的比較ADIsimADC和實際測量數據

圖 11 顯示了 SFDR 數據。這些數字并不完全一致，但不同頻率的模擬數據和測量數據之間的總體趨勢非常吻合。SFDR高度依賴于PC板布局，組件，時鐘幅度，這可以解釋差異。

圖 11.SFDR與模擬輸入頻率的比較ADIsimADC和實際測量數據

更好的失真測量方法是比較二次和三次諧波失真的仿真和測量數據，如圖12和圖13所示。仿真和測量的HD2性能非常匹配，證明進入評估板ADC的差分信號在幅度和相位方面非常平衡，并且評估板的布局足夠好，不會顯著影響差分信號平衡。

另一方面，預測 HD3 性能隨頻率變化可能很棘手。ADIsimADC模型是通過查看特性化過程中的ADC性能和DNL數據而開發的。該算法使用插值和外推技術來預測特定頻率下的動態范圍，但無法準確預測HD3在所有點的性能。

圖 12.HD2與模擬輸入頻率的比較，比較ADIsimADC和實際測量數據。

圖 13.HD3與模擬輸入頻率的比較，比較ADIsimADC和實際測量數據。

HD3的實際性能在很大程度上取決于實際因素，如電源電壓、元件選擇、ADC輸入緩沖器和時鐘信號質量。

HD3 預測可能并不總是正確的，但頻率的總體趨勢在模擬數據和測量數據之間提供了良好的一致性。

在許多系統設計中，主要的性能指標是SNR。SFDR和動態范圍取決于許多其他因素。仿真和測量數據之間的SNR值匹配得非常好，這使系統設計人員對ADC和時鐘的選擇充滿信心。

結論

對更短設計周期的需求給系統設計人員帶來了巨大的壓力，要求他們評估新產品的設計。硬件評估幾乎總是必要的，但選擇錯誤的硬件組合最終可能會花費金錢和時間。軟件評估可以作為對ADC產品的快速簡便的初步了解。ADIsimADC和ADIsimCLK為系統設計人員選擇ADC和時鐘IC提供了一種簡單有效的方法。這些軟件工具允許系統設計人員混合搭配各種ADC和時鐘IC，從而對所選組件產生足夠的信心，以執行硬件評估。

審核編輯：郭婷