在20nm 工藝節(jié)點(diǎn)之后，傳統(tǒng)的平面浮柵 NAND 閃速存儲(chǔ)器因受到鄰近浮柵 -浮柵的耦合電容干擾而達(dá)到了微縮的極限。為了實(shí)現(xiàn)更高的存儲(chǔ)容量，NAND集成工藝開(kāi)始向三維堆疊方向發(fā)展。在三維NAND 存儲(chǔ)單元中，電荷的存儲(chǔ)層可以是浮柵或氮化硅電荷俘獲層(Charge-Trapping Layer, CTL)。三維CTL垂直溝道型NAND 閃存(3D NAND 或 V-NAND)基于無(wú)結(jié)型 (Junctionless， JL)薄膜場(chǎng)效應(yīng)晶體管(TFT)，具有更好的可靠性。

目前，國(guó)際上主流的 3D NAND 產(chǎn)品是韓國(guó)三星電子研發(fā)出來(lái)的，2013 年第一代產(chǎn)品(32~64Gbit)有24層堆疊的存儲(chǔ)單元，2014 年第二代產(chǎn)品 (128Gbit)有 32層，2015 年第三代產(chǎn)品(256Gbit) 有48層，64層產(chǎn)品于 2017 年量產(chǎn)，128 層存儲(chǔ)單元的3D NAND 產(chǎn)品目前已研發(fā)完成并量產(chǎn)。

上圖所示為3D NAND 閃存器件結(jié)構(gòu)示意圖。圖中，底層的選通晶體管(CSL/GSI)為反型晶體管，其余每個(gè)存儲(chǔ)單元的晶體管均為無(wú)結(jié)型薄膜晶體管(JL-TFT)。在晶體管關(guān)閉時(shí)，多晶硅薄膜溝道處于全耗盡狀態(tài)，開(kāi)關(guān)電流比大于10^6。存儲(chǔ)層采用的是基于紙化硅的高陷阱密度材料(電子/空穴在存儲(chǔ)層中的橫向擴(kuò)散會(huì)降低 3D NAND 的可靠性)。電荷存儲(chǔ)單元之間的耦合效應(yīng)低。寫(xiě)入 / 擦除操作分別使用電子和空穴的 FN 隧道穿透，隧道穿透層通常是基于氧化硅和氮氧化硅疊層材料結(jié)構(gòu)的，阻擋層采用氧化硅或氧化鋁等材料 (目的是降低柵反向注入)。3D NAND 存儲(chǔ)單元的存儲(chǔ)性能優(yōu)異，具有寫(xiě)入 / 擦除快速，存儲(chǔ)窗口大于 6V ，存儲(chǔ)寫(xiě)入 / 擦除次數(shù)大于 10^4，以及在 85°C 下數(shù)據(jù)保持能力可達(dá)10年等優(yōu)勢(shì)。

上圖所示為 3D NAND 閃存器件制造工藝流程示意圖。在完成 CMOS的源漏之后，開(kāi)始重覆沉淀多層氧化硅/氮化硅，然后進(jìn)行光刻和溝道超深孔刻蝕(深寬比大于30：1)，沉淀高質(zhì)量的多晶硅薄膜和溝道深孔填充并形成柵襯墊陣列(Gate Pad)。接下來(lái)進(jìn)行光刻和字線刻蝕 一 離子注入形成 CSL 線 一 濕法去除氮化硅 一 沉淀柵介質(zhì)和電荷俘獲 ONO 薄膜(其特點(diǎn)是厚度和組分均勻，溝道 - 介質(zhì)界面缺陷密度低) 一 沉積鎢薄膜作為柵極，并刻蝕鎢以分開(kāi)字線。完成上述工藝后，繼續(xù)進(jìn)行 BEOL 工藝。

審核編輯：湯梓紅