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淺析高端SerDes集成到FPGA中的挑戰(zhàn)

摩爾學(xué)堂 ? 來(lái)源:摩爾學(xué)堂 ? 2023-02-22 13:43 ? 次閱讀

在過(guò)去的幾十年里,電子通信行業(yè)一直是 FPGA 市場(chǎng)增長(zhǎng)背后的重要推動(dòng)力,并將繼續(xù)保持下去。這背后的一個(gè)主要原因是 FPGA 中內(nèi)置了許多不同的高速接口,以支持各種通信標(biāo)準(zhǔn)/協(xié)議。實(shí)現(xiàn)這些標(biāo)準(zhǔn)所涉及的底層輸入-輸出 PHY 技術(shù)是串行器-解串器 (SerDes) 技術(shù)。FPGA 作為一項(xiàng)技術(shù)從一開始就很復(fù)雜且具有挑戰(zhàn)性,甚至在考慮高速接口之前也是如此。

SerDes PHY 設(shè)計(jì)本身就很復(fù)雜且具有挑戰(zhàn)性。當(dāng)這兩者結(jié)合在一起時(shí),實(shí)施會(huì)變得更加棘手,這通常是將最先進(jìn)的 SerDes 設(shè)計(jì)整合到 FPGA 中的原因。但如果現(xiàn)狀可以改變呢?這是 Alphawave IP 和 Achronix 之間合作努力的目標(biāo),其結(jié)果于 10 月在臺(tái)積電 OIP 論壇上公布。

將高端 SerDes 集成到 FPGA 中的挑戰(zhàn)

SerDes 和 FPGA 結(jié)構(gòu)之間的相互依賴性可能會(huì)給集成芯片帶來(lái)布局規(guī)劃挑戰(zhàn)。除了布局挑戰(zhàn)之外,即使結(jié)構(gòu)和 SerDes 之間金屬堆疊選擇的微小差異也可能對(duì)這些組件中的任何一個(gè)的功率、性能和面積 (PPA) 產(chǎn)生不利影響。

FPGA 必須支持大量線路速率和協(xié)議以及具有不同電氣通道要求的協(xié)議變體。線路速率范圍從 1Gbps 到 112Gbps,使用 NRZ 或 PAM4 信號(hào)方案來(lái)提供速度性能。這種組合要求給用于模擬的建模帶來(lái)了沉重的負(fù)擔(dān)。每個(gè)線路速率/協(xié)議組合都需要根據(jù)高精度模型在硅前和硅后進(jìn)行驗(yàn)證。

成功集成的要求

無(wú)論是 SerDes 還是 FPGA 結(jié)構(gòu),都會(huì)進(jìn)行架構(gòu)增強(qiáng),這將影響 SerDes 與 FPGA 結(jié)構(gòu)的集成。為避免在集成時(shí)出現(xiàn)意外,需要盡早討論架構(gòu)并達(dá)成一致,以便可以開發(fā)適當(dāng)?shù)哪M模型進(jìn)行驗(yàn)證。過(guò)于樂(lè)觀的模型會(huì)迫使架構(gòu)發(fā)生根本變化,而悲觀的模型會(huì)提供 PPA 無(wú)競(jìng)爭(zhēng)力的解決方案。這兩種情況都不可取。

SerDes IP 供應(yīng)商和 FPGA 集成商之間的密切合作需要盡早開發(fā)準(zhǔn)確的模型。還需要密切合作以確保最佳布局規(guī)劃、電源規(guī)劃、凸點(diǎn)圖規(guī)劃、時(shí)序等。

Alphawave IP 和 Achronix 合作的范圍

Achronix 的高端 FPGA 支持 1GbE 到 400GbE、PCIe Gen5 等多標(biāo)準(zhǔn)協(xié)議,包括支持非標(biāo)準(zhǔn)速度(例如 82Gbps)的自定義協(xié)議。SerDes 112 Gbps 使用與 56Gbps SerDes 不同的架構(gòu),并使用 PAM4 信令方案。該設(shè)計(jì)使用數(shù)字 ADC,并且是圍繞基于 DSP 的架構(gòu)構(gòu)建的。

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合作的目標(biāo)是實(shí)現(xiàn) Alphawave IP 的 AlphaCORE100 多標(biāo)準(zhǔn) SerDes 與 Achronix 的 Speedster7t FPGA 結(jié)構(gòu)的成功集成。

測(cè)試芯片

構(gòu)建了一個(gè)測(cè)試芯片來(lái)驗(yàn)證早期的 sim 模型。測(cè)試芯片采用 TSMC 的 N7 工藝實(shí)現(xiàn),包括四個(gè)數(shù)據(jù)通道、完整的 AFE、數(shù)字 PLL 和 DLL、BIST 以及用于表征的附加測(cè)試電路。

成功的結(jié)果

如下圖所示,基于通過(guò)協(xié)作開發(fā)的早期模型的仿真結(jié)果與實(shí)驗(yàn)室中的測(cè)試芯片測(cè)量結(jié)果非常相關(guān)。高精度模型使 Achronix 能夠使用 Alphawave IP 的 AlphaCore100 SerDes IP 生產(chǎn)一次成功的 Speedster7t FPGA,以支持 PCIe Gen5x16 和 Gen5x8 以及 400GbE。

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完整仿真的結(jié)果也與實(shí)驗(yàn)室針對(duì)各種信道損耗條件的 BER 測(cè)量結(jié)果密切相關(guān)。





審核編輯:劉清

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原文標(biāo)題:高端 SerDes集成到FPGA中的挑戰(zhàn)!

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