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解讀ADC采樣芯片(EV10AQ190A)的工作模式(四通道模式)

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2023-02-23 11:04 ? 次閱讀

昨天即上篇博文講了EV10AQ190A這種ADC芯片的工作模式:雙通道模式

我十分重視這些內容,因為這是我認識硬件工作模式的起點,當然這也只是理論上的內容,實際采樣過程中也6許會遇到這樣那樣的問題,那就需要自己慢慢探索了,理想與工程還是會有一定的差距的!

這篇博文主要講四通道模式:

這種模式的框架或者組態(configuration)(我真的不知道這個單詞如何用中文準確的翻譯處理,我總感覺應該是原理框圖),算了以后就叫做組態吧,強行翻譯。

a709f514-b320-11ed-bfe3-dac502259ad0.png

由上圖可知,四通道模式有4個輸入端口,我們分別稱其為A端口,B端口,C端口,與D端口,四個端口分別對應四個通道,也就是說四個輸入端口中每個端口分別對應一個ADC采樣通道,例如當模擬輸入從A端口輸入時,就有ADC A進行采樣。

從上圖我們還可以得知,外部2.5GHz的時鐘為該ADC芯片提供時鐘源,進入內部時鐘電路(Clock Circuit),內部時鐘電路相當于一個二分頻的作用,產生1.25GHz的時鐘信號分別輸入四個通道,為其提供時鐘信號。

每個通道都是一個ADC核,所以說這個ADC有四個核,(有關這里的時鐘關系等我單獨一篇博文研究吧?。?。

每一個ADC核采樣速率都是1.25Gsps,也就是說每秒采樣1.25G個點!

下面看看其時序圖:

a71a26f0-b320-11ed-bfe3-dac502259ad0.png

四通道模式的時序圖可以說很簡潔了。

模擬輸入XAI與基準時鐘CLK:

a725b8da-b320-11ed-bfe3-dac502259ad0.png

這個時鐘頻率最大為2.5GHz;

CLK時鐘二分頻得到ADC內部采樣時鐘:

a737e848-b320-11ed-bfe3-dac502259ad0.png

頻率為CLK的一半,最大為1.25GHz;

基準時鐘CLK四分頻得到采樣數據同步時鐘:

a7467f16-b320-11ed-bfe3-dac502259ad0.png

這個時鐘頻率就更低了,為基準時鐘CLK的1/4;

內部采樣時鐘的上升沿到達時,開始采樣,分別為N,N+1,...

a75c145c-b320-11ed-bfe3-dac502259ad0.png

每一個核(每一個通道)每秒采樣1.25G個數據點;

同樣該模式也采樣了流水線結構,ADC的任一個通道采樣得到數據后,這時數據的同步也就開始了,關于ADC怎么知道什么時候同步的問題,我想暫且就認為采樣得到數據后,內部發出一個信號,這個信號通知ADC該同步了。

最后貼出部分代碼,此代碼講了寫此程序的部分思路,好多東西需要自己往里面填寫,例如adc單通道模式采樣模塊肯定要用一個IP核產生采樣數據,還有時鐘產生模塊等,這里僅僅為了理解上述同步過程而簡寫的幾行代碼!

a76c612c-b320-11ed-bfe3-dac502259ad0.png

審核編輯 :李倩

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原文標題:解讀ADC采樣芯片(EV10AQ190A)的工作模式(四通道模式)

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關注!文章轉載請注明出處。

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