2022年，集成電路半導(dǎo)體行業(yè)最熱的頭條是“EDA被全面封鎖”。如何突破EDA封鎖，成為行業(yè)發(fā)展的關(guān)鍵詞，也是群體焦慮。在全球市場，有人比喻EDA是“芯片之母”，如果沒有了芯片，工業(yè)發(fā)展和社會(huì)進(jìn)步將處處受制，EDA的重要性也上升到了戰(zhàn)略性高度。盡管國際封鎖形勢嚴(yán)峻，但睿智的中國科技人擅于把危機(jī)化為機(jī)會(huì)，從《加快自主研發(fā)應(yīng)用，讓工業(yè)軟件不再卡脖子》，到《破解科技卡脖子要打好三張牌》，即一要打好“基礎(chǔ)牌”，提升基礎(chǔ)創(chuàng)新能力；二要打好“應(yīng)用牌”，加強(qiáng)對高精尖國貨的應(yīng)用；三是要打好“人才牌”，讓人才留得住、用得上、有發(fā)展……，各種政策、舉措和實(shí)際行動(dòng)，處處彰顯了我們中國科技的發(fā)展韌性。

我們EDA探索頻道，今天迎來了第13期的內(nèi)容——MOSFET Scaling-3D Era，下面就跟著小編一起來開啟今天的探索之旅吧~

在使用了應(yīng)力工程和HKMG技術(shù)之后，平面MOSFET技術(shù)達(dá)到了登峰造極的狀態(tài)。追求MOSFET的微縮需要對器件的結(jié)構(gòu)做出重大的改變。

全耗盡器件

MOSFET性能的基本矛盾點(diǎn)是Ion與Ioff的平衡。粗略地說，提升器件性能或者實(shí)現(xiàn)器件微縮有兩個(gè)基本的路徑，即保持漏電基本不變的情況下提升驅(qū)動(dòng)電流和保持驅(qū)動(dòng)電流基本不變的情況下抑制漏電。

當(dāng)器件的尺寸越來越小時(shí)，漏電的問題會(huì)變得越來越明顯。回顧我們之前提到的漏電途徑，DIBL，源漏穿通等等，都指向于淺結(jié)深和隔絕體效應(yīng)。如果把器件做到只有幾十納米甚至幾納米的厚度，則這些次生的效應(yīng)都將大大削弱甚至消失，那么漏電流就會(huì)極大地被抑制。這便是Ultra-Thin-Body MOSFET（UTBMOSFET）的思路。在這種狀態(tài)下，溝道在關(guān)斷時(shí)可以達(dá)到完全的耗盡狀態(tài)，所以又可以稱為全耗盡器件（Fully Depleted）。

圖：UTB-MOSFET示意圖。硅的厚度越小，漏電也越小。來自Chenming Hu,Modern Semiconductor Devices for Integrated Circuits

目前主流的實(shí)現(xiàn)方式是使用絕緣體上硅（Silicon on Insulator）技術(shù)。使用等離子體浸沒注入或者晶圓鍵合技術(shù)制造SOI Wafer，在硅下面制造一個(gè)氧化硅的埋層，使器件與襯底絕緣。結(jié)合器件和制造層面的兩個(gè)主要特點(diǎn)，可以把這種方式稱為FDSOI技術(shù)。

圖：Global Foundries公開的22nm FDSOI截面照片。來自Carter et al. 22nm FDSOI technology for emerging mobile, Internet-of-Things, and RF applications, IEDM 2016

FDSOI實(shí)際上也是一種三維器件的集成技術(shù)，如SOI的引入、源漏的外延工程都是在三維上操作的，但是由于后續(xù)工藝流程制造方式與傳統(tǒng)的平面工藝基本沒有區(qū)別，所以一般討論三維器件時(shí)并不經(jīng)常提到FDSOI，而是我們下面要講的FinFET。

FinFET

FDSOI以較低的成本實(shí)現(xiàn)了對漏電流的控制。然而對于驅(qū)動(dòng)電流的提升卻貢獻(xiàn)寥寥。目前主要用于一些低功耗的場合。而對于高性能計(jì)算芯片的微縮，還是要靠FinFET實(shí)現(xiàn)，無論是大電流還是小漏電。

Intel把FinFET稱為Tri-Gate，即三柵器件(屬于多柵器件的一族，包括了雙柵，三柵等類型，篇幅限制不再展開)。相比于平面器件，F(xiàn)inFET把溝道立了起來，三面都有柵極包圍。這使得柵極對于溝道的控制大大增強(qiáng)。從抑制漏電的角度來看，同樣也可實(shí)現(xiàn)全耗盡。所以FinFET同時(shí)也是一種全耗盡器件。

圖：平面器件和FinFET的示意圖。來自Mark Bohr，The Evolution of Scaling from the Homogeneous Era to the Heterogeneous Era, IEDM 2011

另一方面，F(xiàn)inFET實(shí)際上實(shí)現(xiàn)了更大的W，即電流的通路，隨著器件技術(shù)的發(fā)展，F(xiàn)in的高度也越做越高，這樣就給電流更大的流過面積。

結(jié)合平面時(shí)代就有的應(yīng)力硅技術(shù)，HKMG技術(shù)等。FinFET把集成電路的電流密度再次帶上了一個(gè)臺(tái)階。

Intel的FinFET截面照片，圖片來自

https://www.eetimes.com/intel-ibm-dueling-14nm-finfets/

圖：FinFET相比于平面器件性能的提升，能實(shí)現(xiàn)更小的漏電或更小的閾值電壓。來自Mark Bohr，The Evolution of Scaling from the Homogeneous Era to the Heterogeneous Era, IEDM 2011

Intel從22nm技術(shù)時(shí)代引入了FinFET并沿用至今，代工廠在16/14nm引入了FinFET技術(shù)，并且正是在FinFET技術(shù)上，臺(tái)積電對Intel實(shí)現(xiàn)了技術(shù)反超。未來臺(tái)積即將量產(chǎn)的“3nm”技術(shù)仍是基于FinFET的基礎(chǔ)器件設(shè)計(jì)。然而也正是到了這個(gè)節(jié)點(diǎn)，F(xiàn)inFET能提供的性能也到了發(fā)展的極限。三星對外宣稱的”3nm”技術(shù)已經(jīng)采用了名義上更先進(jìn)的技術(shù)。這就是我們下一期要討論的內(nèi)容了。

審核編輯 ：李倩