如果火車8點(diǎn)開(kāi)，你住在離車站20分鐘的路程，你什么時(shí)候“觸發(fā)”？如果你在7點(diǎn)40分后出發(fā)，你就會(huì)錯(cuò)過(guò)火車。如果你在7：40之前出發(fā)，你應(yīng)該有足夠的時(shí)間進(jìn)入車站。(Setup time是20分鐘！).

你的朋友需要5分鐘幫助搬運(yùn)行李，你到站后需要待多久？最早是8點(diǎn)05分。沒(méi)有你5分鐘的搬運(yùn)行李時(shí)間，你的朋友就不能上車，你同樣會(huì)錯(cuò)過(guò)火車。(Hold time是5分鐘！)

每個(gè)觸發(fā)器在有效時(shí)鐘邊沿都有一個(gè)時(shí)序范圍，在該范圍內(nèi)數(shù)據(jù)不應(yīng)該變化。如果數(shù)據(jù)在期間變化，輸出就是不可預(yù)測(cè)的，這對(duì)數(shù)字電路來(lái)說(shuō)非常可怕。

現(xiàn)在，我們來(lái)看一下時(shí)序電路中不同類型的延遲。

**最大邏輯傳播延遲：

**

第一個(gè)FF輸入和輸出是D1和Q1，第二個(gè)FF的輸入和輸出是D2和Q2，兩個(gè)觸發(fā)器之間有一些邏輯延遲tpd。時(shí)鐘周期應(yīng)該滿足

Tclock ≥ Tcq + Tpd(max) + Tsetup

**最小邏輯傳播延遲：

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時(shí)序電路還需要滿足最惡劣情況下的hold要求。

Thold ≤ Tcq + Tpd(min)

**考慮Clock skew的最大邏輯傳播延遲：

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Clock skew是指時(shí)鐘邊沿沒(méi)有同時(shí)到達(dá)所有的FFs。

Tskew = Tcapture - Tlaunch

正Clock skew增加了到達(dá)右側(cè)FF的時(shí)間,可以支持更大的Tpd(max),負(fù)Clock skew相反。

Tclock + Tskew = Tcq + Tpd(max) + Tsetup

**考慮Clock skew的最小邏輯傳播延遲：

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正Clock skew增加了到達(dá)右側(cè)FF的時(shí)間,支持更小的Tpd(max),負(fù)Clock skew相反。

Thold  +Tskew= tcq + tpd(min)

假設(shè)Tcq = 1ns,Thold=0ns,Tsetup=3ns,Tskew =+2ns.Tclock=16ns.

Tpd(min) = Thold + Tskew - Tcq = 0 + 2 - 1 = 1 ns;
Tpd(max) = Tclock + Tskew - Tsetup - Tcq = 16 + 2 - 3 - 1 = 14ns