漏電流會導致功耗，尤其是在較低的閾值電壓下。了解可在 MOS 晶體管中找到的六種泄漏電流原因。

• 反向偏置-pn結(jié)漏電流
• 亞閾值漏電流
  • 排水誘導勢壘降低
  • V th滾降
  • 工作溫度的影響
• 隧穿進入和通過柵極氧化層漏電流
• 熱載流子從襯底注入到柵氧化層導致的漏電流
• 柵極感應漏極降低 (GIDL) 導致的泄漏電流

1. 反向偏置 pn 結(jié)漏電流

MOS晶體管中的漏極/源極和襯底結(jié)在晶體管工作期間被反向偏置。這會導致器件中出現(xiàn)反向偏置的漏電流。這種漏電流可能是由于反向偏置區(qū)域中少數(shù)載流子的漂移/擴散以及雪崩效應導致的電子空穴對的產(chǎn)生。pn結(jié)反向偏置漏電流取決于摻雜濃度和結(jié)面積。

對于漏極/源極和襯底區(qū)域的重摻雜 pn 結(jié)，帶間隧穿 (BTBT) 效應在反向偏置漏電流中占主導地位。在帶間隧穿中，電子直接從 p 區(qū)的價帶隧穿到 n 區(qū)的導帶。BTBT 對于大于 10 6 V/cm 的電場是可見的。

圖 1. MOS 晶體管反向偏置 pn 結(jié)中的帶間隧道效應。所有圖片均由 K.Roy 等人提供，“深亞微米 CMOS 電路中的泄漏電流機制和泄漏減少技術(shù)”；過程。IEEE，卷。91，第 2 期，2003 年 2 月。

請注意，在本文的上下文中，我們將隧穿現(xiàn)象定義為即使電子的能量遠小于勢壘時也會發(fā)生。

2. 亞閾值漏電流

當柵極電壓小于閾值電壓 (V th ) 但大于零時，稱晶體管偏置在亞閾值或弱反型區(qū)域。在弱反演中，少數(shù)載流子的濃度很小但不為零。在這種情況下，對于 |V DS |的典型值 > 0.1V 并且整個電壓降發(fā)生在漏-襯底 pn 結(jié)上。

漏極和源極之間平行于Si-SiO 2界面的電場分量很小。由于這個可以忽略的電場，漂移電流可以忽略不計，亞閾值電流主要由擴散電流組成。

排水誘導屏障降低 (DIBL)

亞閾值漏電流主要是由于漏極引起的勢壘降低或 DIBL。在短溝道器件中，漏極和源極的耗盡區(qū)相互作用，降低了源極的勢壘。然后，源能夠?qū)㈦姾奢d流子注入通道表面，從而導致亞閾值泄漏電流。

DIBL 在高漏極電壓和短溝道器件中很明顯。

V th滾降

MOS 器件的閾值電壓由于溝道長度減小而降低。這種現(xiàn)象稱為 V th 滾降（或閾值電壓滾降）。在短溝道器件中，漏極和源極耗盡區(qū)進一步進入溝道長度，耗盡一部分溝道。

因此，需要較小的柵極電壓來反轉(zhuǎn)溝道，從而降低閾值電壓。這種現(xiàn)象對于較高的漏極電壓很明顯。閾值電壓的降低增加了亞閾值漏電流，因為亞閾值電流與閾值電壓成反比。

工作溫度的影響

溫度也在泄漏電流中起作用。閾值電壓隨溫度升高而降低。或者，換句話說，亞閾值電流隨著溫度的升高而增加。

3. 隧道進入和通過柵極氧化物泄漏電流

在短溝道器件中，薄的柵極氧化物會在 SiO 2層上產(chǎn)生高電場。具有高電場的低氧化物厚度導致電子從襯底隧穿到柵極以及從柵極通過柵極氧化物隧穿到襯底，從而產(chǎn)生柵極氧化物隧穿電流。

考慮如圖所示的能帶圖。

圖 2.具有(a)平帶、(b)正柵極電壓和(c)負柵極電壓的 MOS 晶體管的能帶圖

第一個圖，圖 2(a)，是一個平帶 MOS 晶體管，即其中不存在電荷。

當柵極端子正偏時，能帶圖發(fā)生變化，如第二張圖所示，圖 2(b)。強烈反轉(zhuǎn)表面處的電子隧道進入或穿過SiO 2層，從而產(chǎn)生柵極電流。

另一方面，當施加負柵極電壓時，來自 n+ 多晶硅柵極的電子隧道進入或穿過 SiO 2層，從而產(chǎn)生柵極電流，如圖 2(c) 所示。

Fowler-Nordheim 隧道和直接隧道

在柵極和襯底之間主要有兩種隧道機制。他們是：

• Fowler-Nordheim 隧穿，其中電子隧穿三角形勢壘
• 直接隧穿，其中電子隧穿梯形勢壘

圖 3. 能帶圖顯示(a) Fowler-Nordheim 隧穿通過氧化物的三角形勢壘和 (b)直接隧穿通過氧化物的梯形勢壘

您可以在上面的圖 3(a) 和 3(b) 中看到兩種隧道機制的能帶圖。

4. 熱載流子從基板注入到柵極氧化物導致的泄漏電流

在短溝道器件中，襯底-氧化物界面附近的高電場激發(fā)電子或空穴，它們穿過襯底-氧化物界面進入氧化物層。這種現(xiàn)象稱為熱載流子注入。

*圖 4. 描述電子由于高電場獲得足夠能量并越過氧化物勢壘的能帶圖（熱載流子注入效應） *

這種現(xiàn)象比空穴更容易影響電子。這是因為與空穴相比，電子具有較小的有效質(zhì)量和較小的勢壘高度。

5. 柵極感應漏極降低 (GIDL) 引起的漏電流

考慮具有 p 型襯底的 NMOS 晶體管。當柵極端有負電壓時，正電荷僅在氧化物-基板界面處積聚。由于在襯底上積累的空穴，表面表現(xiàn)為比襯底更重摻雜的 p 區(qū)。

這導致沿漏極 - 襯底界面的表面處的耗盡區(qū)更薄（與體中耗盡區(qū)的厚度相比）。

*圖 5. (a) 在漏極-襯底界面沿表面形成薄耗盡區(qū)和 (b)由于雪崩效應和 BTBT 產(chǎn)生的載流子導致的 GIDL 電流流動 *

由于薄的耗盡區(qū)和較高的電場，會發(fā)生雪崩效應和帶間隧道效應（如本文第一部分所述）。因此，在柵極下方的漏區(qū)中產(chǎn)生少數(shù)載流子，并被負柵極電壓推入襯底。這增加了泄漏電流。

6. 穿通效應導致的漏電流

在短溝道器件中，由于漏極和源極接近，兩個端子的耗盡區(qū)會聚在一起并最終合并。在這種情況下，據(jù)說發(fā)生了“穿透”。

穿通效應從源頭降低了大多數(shù)載流子的勢壘。這增加了進入襯底的載流子的數(shù)量。其中一些載流子被漏極收集，其余載流子產(chǎn)生漏電流。