1 運(yùn)行平臺(tái)

硬件：CRD500數(shù)字信號(hào)處理板

系統(tǒng)：win7/64；win7/32；win10/64；win11/64

軟件：Quartus/ModelSimSE/Verilog/Matlab

2 主要功能及性能指標(biāo)

2.1 主要功能

1）可產(chǎn)生基帶碼元數(shù)據(jù)

2）完成絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換

3）基帶數(shù)據(jù)的成型濾波器電路

4）產(chǎn)生DPSK調(diào)制數(shù)據(jù)

5）完成DPSK解調(diào)（載波提取，相干解調(diào)）

6）完成位同步信號(hào)提取(超前－—滯后型鎖相環(huán)法位同步電路)

7）解調(diào)端完成相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換

2.2 主要性能指標(biāo)

調(diào)制端：

1）系統(tǒng)時(shí)鐘：50MHz

2）基帶數(shù)據(jù)速率：390.625kbps

3）基帶成型濾波器成型系數(shù):0.8

4) 載波頻率：390.625kbps

解調(diào)端：

1）采樣頻率：3.125MHz

2）解調(diào)方式：Costas環(huán)提取載波，相干解調(diào)

3 程序結(jié)構(gòu)框圖說明

DPSK調(diào)制解調(diào)電路程序主要由基帶信號(hào)生成模塊（pcm.v)、絕對(duì)碼轉(zhuǎn)相對(duì)碼模塊（Coder.v）、Psk調(diào)制模塊（psk_mod.v)、Costas模塊（Costas.v）、位同步模塊（BitSync.v）和相對(duì)碼轉(zhuǎn)絕對(duì)碼模塊（Decoder.v）組成。

基帶信號(hào)生成模塊（pcm.v)產(chǎn)生碼率為390.625kbps的基帶數(shù)據(jù)，送給Coder.v完成相對(duì)碼的轉(zhuǎn)換，同時(shí)將絕對(duì)碼送CRD500擴(kuò)展口觀測(cè)。轉(zhuǎn)換后的相對(duì)碼送給PSK調(diào)制模塊；

PSK調(diào)制模塊完成PSK信號(hào)調(diào)制，先對(duì)PCM基帶數(shù)據(jù)進(jìn)行成型濾波，控制傳輸頻帶，再與390.625kbps的載波進(jìn)行相乘，完成PSK調(diào)制；

PSK調(diào)制數(shù)據(jù)經(jīng)CRD500板上的DA、濾波、運(yùn)放模塊送BNC測(cè)試口的同時(shí)，經(jīng)板上短接線回至AD通道，經(jīng)AD采樣后回送至FPGA，由Costas模塊完成相干載波提取的同時(shí)完成數(shù)據(jù)解調(diào)；

解調(diào)后的數(shù)據(jù)送至位同步模塊完成位同步脈沖的提取。提取出的位同步信號(hào)與解調(diào)后的數(shù)據(jù)送Decoder.v模塊，完成相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換，還原成發(fā)送端的原始信號(hào)。

位同步脈沖及解調(diào)后的最終數(shù)據(jù)送CRD500的擴(kuò)展口用于示波器觀測(cè)。

CRD500板上AD/DA接口有多種設(shè)置方式，如圖2所示。

本次工程實(shí)例采用圖2中的模式1連接方式。如果采用圖2中的第2種模式，則需要采用雙頭BNC線將AD接口與DA接口連接起來。

4 測(cè)試說明

在測(cè)試過程中可以發(fā)現(xiàn)，上電后下載程序，輸入信號(hào)及本地載波信號(hào)能夠快速完成同步，數(shù)據(jù)解調(diào)正常。當(dāng)按下key1鍵，使得costas環(huán)路無輸入信號(hào)，則載波無法同步，無法解調(diào)正確，松開key1鍵后兩路波形又自動(dòng)完成同步且解調(diào)正確。

但如長(zhǎng)時(shí)間按下key1鍵，偶爾會(huì)出現(xiàn)即使松開key1鍵后，兩路信號(hào)仍不同步且解調(diào)不正確的情況，這是由于在環(huán)路沒有輸入信號(hào)時(shí)，始終處于搜索狀態(tài)，環(huán)路可能出現(xiàn)“死循環(huán)”或“跑飛”的現(xiàn)象，這時(shí)只要按下復(fù)位鍵，則兩路信號(hào)又會(huì)迅速同步，完成正常的解調(diào)。

審核編輯：劉清