1 運行平臺

硬件：CRD500數字信號處理板

系統：win7/64；win7/32；win10/64；win11/64

軟件：Quartus/ModelSimSE/Verilog/Matlab

2 主要功能及性能指標

2.1 主要功能

1）可產生基帶碼元數據

2）完成絕對碼到相對碼的轉換

3）基帶數據的成型濾波器電路

4）產生DPSK調制數據

5）完成DPSK解調（載波提取，相干解調）

6）完成位同步信號提取(超前－—滯后型鎖相環法位同步電路)

7）解調端完成相對碼到絕對碼的轉換

2.2 主要性能指標

調制端：

1）系統時鐘：50MHz

2）基帶數據速率：390.625kbps

3）基帶成型濾波器成型系數:0.8

4) 載波頻率：390.625kbps

解調端：

1）采樣頻率：3.125MHz

2）解調方式：Costas環提取載波，相干解調

3 程序結構框圖說明

DPSK調制解調電路程序主要由基帶信號生成模塊（pcm.v)、絕對碼轉相對碼模塊（Coder.v）、Psk調制模塊（psk_mod.v)、Costas模塊（Costas.v）、位同步模塊（BitSync.v）和相對碼轉絕對碼模塊（Decoder.v）組成。

基帶信號生成模塊（pcm.v)產生碼率為390.625kbps的基帶數據，送給Coder.v完成相對碼的轉換，同時將絕對碼送CRD500擴展口觀測。轉換后的相對碼送給PSK調制模塊；

PSK調制模塊完成PSK信號調制，先對PCM基帶數據進行成型濾波，控制傳輸頻帶，再與390.625kbps的載波進行相乘，完成PSK調制；

PSK調制數據經CRD500板上的DA、濾波、運放模塊送BNC測試口的同時，經板上短接線回至AD通道，經AD采樣后回送至FPGA，由Costas模塊完成相干載波提取的同時完成數據解調；

解調后的數據送至位同步模塊完成位同步脈沖的提取。提取出的位同步信號與解調后的數據送Decoder.v模塊，完成相對碼到絕對碼的轉換，還原成發送端的原始信號。

位同步脈沖及解調后的最終數據送CRD500的擴展口用于示波器觀測。

CRD500板上AD/DA接口有多種設置方式，如圖2所示。

本次工程實例采用圖2中的模式1連接方式。如果采用圖2中的第2種模式，則需要采用雙頭BNC線將AD接口與DA接口連接起來。

4 測試說明

在測試過程中可以發現，上電后下載程序，輸入信號及本地載波信號能夠快速完成同步，數據解調正常。當按下key1鍵，使得costas環路無輸入信號，則載波無法同步，無法解調正確，松開key1鍵后兩路波形又自動完成同步且解調正確。

但如長時間按下key1鍵，偶爾會出現即使松開key1鍵后，兩路信號仍不同步且解調不正確的情況，這是由于在環路沒有輸入信號時，始終處于搜索狀態，環路可能出現“死循環”或“跑飛”的現象，這時只要按下復位鍵，則兩路信號又會迅速同步，完成正常的解調。

審核編輯：劉清