相信大家都知道對于電路設計，芯片的供電管腳需要增加一個去耦電容，往往很多“前輩”會告訴你，根據“前輩”的數十年的經驗，容值選0.1uF就好了。

那這里有幾個需要深究的問題：

1. 為什么需要去耦?

2. 去耦電容容值怎么選?

3. 用什么類型的去耦電容?

為什么要去耦?

芯片作為系統產品設計的核芯，為了保證其在復雜的電磁環境下可靠穩定的工作是作為硬件工程師的一個設計基本要求。

如下圖所示，在芯片的供電管腳和接地管腳之間并聯一個去耦電容，利用電容的儲能特性，可在芯片電源出現短時波動為芯片提供相對穩定的電壓，保證芯片的供電穩定，但往往這個我們又稱之為儲能電容，相對去耦電容都是容值較小，而儲能電容則是容值較大的。

當系統受到高頻電磁干擾時，去耦電容的高頻阻抗特性可將干擾信號旁路，減小流向芯片的干擾，起到保護芯片的作用。

當芯片內部有高頻信號，去耦電容同樣可以抑制芯片對外發射干擾信號的作用。

所以，去耦電容的主要作用是抑制外部高頻信號對芯片的干擾，同時也抑制芯片內部的高頻信號對外部的干擾。

旁路電容?去耦電容?

旁路電容(bypass capacitor)，去耦電容(decoupling capacitor)，從兩者字面意思理解，bypass就是一個低通濾波的效果，將高頻信號旁路到地。而去耦的字面意思是去除高頻耦合信號。

往往基于以上的理解，我們把模擬芯片(運算放大器，LDO等線性器件)的供電管腳的電容稱之為旁路電容，用以旁路外部的高頻信號。把一些數字芯片或者芯片內部會產生高頻信號的器件的供電管腳的電容稱之為去耦電容。

但實際上我們不用太在意這個叫法，比如模擬芯片的旁路電容實際上也可以稱之為前端系統的去耦電容(去除該模擬芯片供電系統的高頻耦合信號)。

去耦電容容值怎么選?

上面我們知道了去耦電容的主要作用，那這個去耦電容到底怎么選擇呢?

如下圖所示，這是電容的常用的一個等效模型，包括等效串聯電阻ESR，等效串聯電感ESL以及電容值。 基于此，可以得到電容的等效阻抗Z=R+jwL-1/jwC，為了簡化，其中用R表示ESR，L表示ESL，基于此如下是其阻抗表達式的絕對值部分，從如下公式可以看出，在諧振頻率fo處擁有最小的阻抗。

由此可以看出，選擇去耦電容的諧振頻率盡量接近想要濾除的高頻干擾信號的頻率，這樣可以達到最好的去耦效果。

上圖是各種100
uF電容的頻率響應。 理論上，電容阻抗將隨著頻率增加呈單調下降。 但由于ESR使阻抗曲線變得平坦。 隨著頻率不斷升高，阻抗由于電容的ESL而開始上升。 底部位置和寬度將隨著電容結構、電介質和等效器件的值而變化。 因此常常可以看到較大值電容與較小值電容并聯。 較小值電容通常具有較低ESL，與較高頻率的電容看似相同。 這可以在更寬頻率范圍內擴展并聯組合的總體性能。

此外，上圖可以看出對于同樣容值將顯示大致形狀與圖示類似的阻抗曲線。 雖然實際曲線圖有所不同，但大致形狀相同。 最小阻抗由ESR決定，高頻區域由ESL決定(后者很大程度上受封裝樣式影響)。

下面我們又分別截取TDK官網0.1uF、1uF、10nF電容的阻抗特征曲線，從給出的曲線可以看出，0.1uF對應20MHz的諧振頻率，1uF對應5MHz的諧振頻率，10nF對應60MHz的諧振頻率。

TDK電容(0.1uF)特征曲線

TDK電容(1uF)特征曲線

TDK電容(10nF)特征曲線

顯然，在實際工程應用中，很難非常準確的知道需要去耦的高頻信號頻率，但可以判定一個寬泛的區間，然后盡量把選擇去耦電容的諧振頻率點在想要濾除的高頻信號區間內。

對于大部分的硬件工程師遇到的模擬器件，例如運算放大器、LDO、DC-DC、ADC、DAC等等，其不管是芯片內部的高頻信號還是芯片供電管腳的前端系統可能存在的高頻信號的頻率基本上收斂在10MHz~40MHz以內，這樣選取0.1uF這種20MHz諧振頻率的電容就相對會有更好的去耦電容。

當然，以上只是一個很寬泛的區間，實際上每個系統千差萬別，每個芯片也差異很大，作為模擬工程師，還是要根據實際的具體應用選擇最合適的去耦電容。

用什么類型的去耦電容?

電解電容：電解電容均有極性，因此無法耐受約一伏以上的反向偏置電壓而不造成損壞。大多數去耦應用不建議使用電解電容。

多層陶瓷(MLCC)表面貼裝電容的極低電感設計可提供近乎最佳的RF旁路，因此越來越頻繁地用于10MHz或更高頻率下的旁路和濾波。更小的陶瓷芯片電容工作頻率范圍可達1GHz。對于高頻應用中的這些及其他電容，可通過選擇自諧振頻率高于最高目標頻率的電容，確保有效值。

薄膜型電容一般使用繞線，增加了電感，因此不適合電源去耦應用。此類型更常用于音頻應用，此時需要極低電容和電壓系數。