現(xiàn)代FPGA綜合工具會(huì)自動(dòng)執(zhí)行門控時(shí)鐘轉(zhuǎn)換，而無(wú)需更改RTL代碼中的設(shè)計(jì)，然而，我們可能需要適當(dāng)?shù)厥謩?dòng)指導(dǎo)綜合工具執(zhí)行門控時(shí)鐘變換。需要注意的是，在這項(xiàng)任務(wù)中，各種綜合工具的能力是不一樣的，這是綜合工具效果的一個(gè)展示功能。

以下是使綜合工具成功轉(zhuǎn)換門控時(shí)鐘的一些簡(jiǎn)單的指導(dǎo)。

識(shí)別基準(zhǔn)時(shí)鐘，并通過(guò)添加頻率或周期約束將其定義到綜合工具中，例如vivado或者synplify。

不要將下游門控時(shí)鐘定義為時(shí)鐘。去掉在SoC設(shè)計(jì)流程中可能指定的門控時(shí)鐘的任何周期或頻率限制。

在綜合工具中設(shè)置任何必要的控件，以啟用門控時(shí)鐘轉(zhuǎn)換。

識(shí)別設(shè)計(jì)中由門控時(shí)鐘驅(qū)動(dòng)的任何黑盒。要修復(fù)驅(qū)動(dòng)黑盒的門控時(shí)鐘，必須識(shí)別黑盒的時(shí)鐘和時(shí)鐘啟用信號(hào)輸入。應(yīng)使用特定于綜合工具的指令來(lái)識(shí)別它們。

如果在時(shí)鐘門控邏輯中存在組合回路，則組合回路應(yīng)該被斷開。這可以通過(guò)插入一個(gè)通路黑盒來(lái)實(shí)現(xiàn)，該黑盒是一個(gè)具有一個(gè)輸入和一個(gè)輸出的黑盒，位于組合環(huán)路路徑中，如圖所示。然后，我們可以為黑盒創(chuàng)建一個(gè)單獨(dú)的網(wǎng)表，輸出僅連接到輸入。然后，必須在放置和布線期間將為黑盒創(chuàng)建的網(wǎng)表添加到設(shè)計(jì)中。

當(dāng)遵循上述所有準(zhǔn)則時(shí)，綜合工具可以自動(dòng)轉(zhuǎn)換所有可轉(zhuǎn)換門控時(shí)鐘。

當(dāng)滿足以下所有條件時(shí)，門控時(shí)鐘可轉(zhuǎn)換。

1 對(duì)于選通信號(hào)的某些組合，選通時(shí)鐘輸出必須能夠被禁用。

2 對(duì)于選通信號(hào)的其余組合，選通時(shí)鐘輸出應(yīng)等于基準(zhǔn)時(shí)鐘或其反相值。

3 門控時(shí)鐘僅基于一個(gè)基準(zhǔn)時(shí)鐘導(dǎo)出。

為了使SoC設(shè)計(jì)在基于FPGA的原型驗(yàn)證平臺(tái)上可靠地工作，設(shè)計(jì)中的所有門控時(shí)鐘都應(yīng)該被轉(zhuǎn)換。如果門控時(shí)鐘是基于多個(gè)時(shí)鐘導(dǎo)出的，或者門控邏輯是復(fù)雜的，那么合成工具不能進(jìn)行門控時(shí)鐘轉(zhuǎn)換。然而，這些場(chǎng)景有時(shí)在SoC設(shè)計(jì)中很常見，這會(huì)導(dǎo)致許多設(shè)置和保持時(shí)間沖突。以下是處理這些場(chǎng)景的一些方法。如果適用，請(qǐng)共同使用所有這些方法。

如果在由基本時(shí)鐘驅(qū)動(dòng)的時(shí)序元件和未轉(zhuǎn)換的門控時(shí)鐘之間沒(méi)有路徑，則后者將不會(huì)產(chǎn)生任何跨域時(shí)序沖突。然而，它們?cè)贔PGA中的布線可能需要仔細(xì)控制，以避免上述競(jìng)爭(zhēng)。

設(shè)計(jì)中的中間節(jié)點(diǎn)可以被識(shí)別并定義為基準(zhǔn)時(shí)鐘，使得由該節(jié)點(diǎn)驅(qū)動(dòng)的門控邏輯是可轉(zhuǎn)換的。通常，SoC設(shè)計(jì)將具有時(shí)鐘生成邏輯塊crg模塊，該邏輯塊具有復(fù)雜的邏輯以生成一個(gè)理想的時(shí)鐘。該時(shí)鐘將基于許多不同時(shí)鐘之間的切換而創(chuàng)建。該生成的時(shí)鐘將用作設(shè)計(jì)中具有單獨(dú)選通邏輯的其余塊的基準(zhǔn)時(shí)鐘。在時(shí)鐘生成邏輯塊的輸出上定義時(shí)鐘將確?；谠摃r(shí)鐘創(chuàng)建的所有門控時(shí)鐘將由FPGA綜合工具轉(zhuǎn)換。

如果一個(gè)基本時(shí)鐘與其復(fù)雜門控時(shí)鐘之間存在有效的定時(shí)路徑，則嘗試手動(dòng)平衡這些路徑之間的時(shí)鐘路徑。通過(guò)在

其中一個(gè)時(shí)鐘路徑中引入饋通LUT、時(shí)鐘緩沖器、PLL和數(shù)字時(shí)鐘管理器，可以實(shí)現(xiàn)平衡。

如果仍有一些門控時(shí)鐘未被轉(zhuǎn)換，并且存在巨大的有效時(shí)序沖突，則嘗試以非常高的頻率運(yùn)行FPGA中的所有時(shí)序元件——大約是設(shè)計(jì)中最快時(shí)鐘的10倍。對(duì)于設(shè)計(jì)中的所有門控時(shí)鐘，插入相對(duì)于較快時(shí)鐘的上升沿檢測(cè)器。

該上升沿檢測(cè)器可以通過(guò)使用更快的時(shí)鐘對(duì)門控時(shí)鐘信號(hào)進(jìn)行雙重注冊(cè)（例如clk_reg1和clk_reg2），然后形成邏輯以檢測(cè)從低到高的變化（~clk_reg2和 clk_reg_1）來(lái)設(shè)計(jì)，如果原始時(shí)鐘驅(qū)動(dòng)也在負(fù)邊緣上工作的FF，則也需要負(fù)邊緣檢測(cè)器電路。

在放置和路由期間，必須注意這些邊緣檢測(cè)器的布局，以避免在路徑clk_reg1和clk_reg2之間引入差分延遲。使用這些邊緣檢測(cè)器的輸出作為所有順序元件的啟用，這些順序元件最初由相應(yīng)的門控/生成時(shí)鐘驅(qū)動(dòng)。

這樣，整個(gè)FPGA由一個(gè)更快的時(shí)鐘源驅(qū)動(dòng)，如圖所示。該時(shí)鐘將使用FPGA中的專用全局路由資源，因此相關(guān)的時(shí)鐘偏差將非常小，并且可以很容易地滿足時(shí)序要求。

時(shí)鐘門控在SoC設(shè)計(jì)中很常見，為了在FPGA上成功原型化SoC設(shè)計(jì)，應(yīng)謹(jǐn)慎處理門控時(shí)鐘。當(dāng)受到適當(dāng)約束時(shí)，現(xiàn)代FPGA綜合工具會(huì)自動(dòng)處理大多數(shù)的門控時(shí)鐘。