眾所周知，***作為芯片生產(chǎn)過(guò)程中的最主要的設(shè)備之一，其重要性不言而喻。 先進(jìn)的制程工藝完全依賴于先進(jìn)的***設(shè)備，比如現(xiàn)階段臺(tái)積電最先進(jìn)的第二代 3nm 工藝，離不開(kāi) EUV ***。

然而，前不久麻省理工學(xué)院（MIT）華裔研究生朱家迪突破了常溫條件下由二維（2D）材料制造成功的原子晶體管，每個(gè)晶體管只有 3 個(gè)原子的厚度，堆疊起來(lái)制成的芯片工藝將輕松突破 1nm。

▲朱佳迪拿著一塊 8 英寸的二硫化鉬薄膜 CMOS 晶圓

目前的半導(dǎo)體芯片都是在晶圓上通過(guò)光刻/蝕刻等工藝加工出來(lái)的三維立體結(jié)構(gòu)，所以堆疊多層晶體管以實(shí)現(xiàn)更密集的集成是非常困難的。

而且，現(xiàn)在先進(jìn)制程工藝的發(fā)展似乎也在 1~3nm 這里出現(xiàn)了瓶頸，所以不少人都認(rèn)為摩爾定律到頭了。

但是由超薄 2D 材料制成的半導(dǎo)體晶體管，單個(gè)只有 3 個(gè)原子的厚度，可以大量堆疊起來(lái)制造更強(qiáng)大的芯片。

正因如此，麻省理工學(xué)院的研究人員研發(fā)并展示了一種新技術(shù)，可以直接在硅芯片上有效地生成二維過(guò)渡金屬二硫化物 (TMD) 材料層，以實(shí)現(xiàn)更密集的集成。

但是，直接將 2D 材料生成到硅 CMOS 晶圓上有一個(gè)問(wèn)題，就是這個(gè)過(guò)程通常需要約 600 攝氏度的高溫，但硅晶體管和電路在加熱到 400 攝氏度以上時(shí)可能會(huì)損壞。

這次麻省理工學(xué)院（MIT）華裔研究生朱家迪等人的研究成果就是，開(kāi)發(fā)出了一種不會(huì)損壞芯片的低溫生成工藝，可直接將 2D半導(dǎo)體晶體管集成在標(biāo)準(zhǔn)硅電路之上。

此外，這位華裔研究生的新技術(shù)還有兩個(gè)優(yōu)勢(shì)：擁有更好的工藝+減少生成時(shí)間。

之前研究人員是先在其他地方生成 2D材料，然后將它們轉(zhuǎn)移到晶圓上，但這種方式通常會(huì)導(dǎo)致缺陷，進(jìn)而影響設(shè)備和電路的性能，而且在轉(zhuǎn)移 2D 材料時(shí)也非常困難。

相比之下，這種新工藝會(huì)直接在整個(gè) 8 英寸晶圓上生成出光滑、高度均勻的材料層。

其次就是能夠顯著減少生成 2D 材料所需的時(shí)間。以前的方法需要超過(guò)一天的時(shí)間來(lái)生成 2D 材料，新方法則將其縮短到了一小時(shí)內(nèi)。

“使用二維材料是提高集成電路密度的有效方法。我們正在做的就像建造一座多層建筑。如果你只有一層，這是傳統(tǒng)的情況，它不會(huì)容納很多人。但是隨著樓層的增加，大樓將容納更多的人，從而可以實(shí)現(xiàn)驚人的新事物。”

朱家迪在論文中這樣解釋，“由于我們正在研究的異質(zhì)集成，我們將硅作為第一層，然后我們可以將多層 2D 材料直接集成在上面。”

隨著 ChatGPT 的興起，帶動(dòng)了人工智能產(chǎn)業(yè)的蓬勃發(fā)展，AI 的背后就需要強(qiáng)大的硬件算力支持，也就是芯片。

該技術(shù)不需要***就可以使芯片輕松突破 1nm 工藝，也能大幅降低半導(dǎo)體芯片的成本，如果現(xiàn)階段的***技術(shù)無(wú)法突破1nm 工藝的話，那么這種新技術(shù)將從***手中拿走接力棒，屆時(shí)***也將走進(jìn)歷史~

審核編輯 ：李倩