中國年度半導體技術(shù)盛會——中國國際半導體技術(shù)大會(CSTIC)將于2023年6月26-27日在上海國際會議中心舉辦。近百位世界領(lǐng)先的行業(yè)及學術(shù)專家匯聚一堂，內(nèi)容涵蓋IC設計、半導體器件與集成、光刻、刻蝕、CMP、封裝測試等各項前沿技術(shù)。

作為全球領(lǐng)先的半導體創(chuàng)新晶圓制造設備及服務供應商，泛林集團先進技術(shù)發(fā)展事業(yè)部公司副總裁潘陽博士受邀將為大會做主題演講，以“先進封裝技術(shù)的挑戰(zhàn): 來自設備供應商的觀點” 為題，介紹泛林集團的創(chuàng)新設備解決方案。與此同時，泛林集團多位專家還將在多個分會場進行學術(shù)分享，內(nèi)容覆蓋先進制程、工藝集成方案與碳膜填充等相關(guān)話題。

CSTIC 2023 大會主題演講嘉賓

潘陽

泛林集團先進技術(shù)發(fā)展事業(yè)部

公司副總裁

演講時間

2023年6月26日

演講主題

先進封裝技術(shù)的挑戰(zhàn): 來自設備供應商的觀點

內(nèi)容摘要

隨著集成電路器件尺寸縮小變得越來越具有挑戰(zhàn)性，先進封裝技術(shù)開始在驅(qū)動系統(tǒng)性能、功率、外形尺寸和降低成本方面發(fā)揮重要作用。設備供應商是實現(xiàn)亞微米級封裝技術(shù)路線圖所必需的供應鏈中的關(guān)鍵組成部分。泛林集團的創(chuàng)新設備解決方案將使我們的客戶能夠采用混合鍵合和硅通孔(TSV)等重要技術(shù)。

泛林集團分論壇演講日程

Symposium IV: Thin Film, Plating and Process Integration

演講嘉賓

鄧全

演講時間

2023年6月26日

演講主題

在動態(tài)隨機存儲器先進節(jié)點中使用不同位線間隔工藝集成方案的寄生電容研究

內(nèi)容摘要

這項研究中，我們評估了先進動態(tài)隨機存取存儲器(DRAM)器件中電容節(jié)點接觸(NC)和位線(BL)之間的寄生電容。工藝建模用于分析不同工藝集成方案下的寄生電容。結(jié)果表明，位線接觸(BLC)和位線間距的奇偶效應(BL-PW)對動態(tài)隨機存取存儲器的寄生電容有很大的影響。在工藝集成方案中使用低k間隔物和氣隙間隔物均有助于減少寄生電容。我們的研究表明，使用低k間隔物和使用氣隙間隔物可以分別使平均寄生電容降低16.5%和31.3%。

Symposium IV: Thin Film, Plating and Process Integration

演講嘉賓

盧冠峰

演講時間

2023年6月26日

演講主題

碳膜填充在反向自對準雙重曝光

(r-SADP)中的應用

內(nèi)容摘要

隨著臨界尺寸的不斷縮小，反向自對準雙重曝光(r-SADP)技術(shù)被廣泛應用于DRAM的圖形制造中。對于成熟的r-SADP技術(shù)，一個關(guān)鍵挑戰(zhàn)是如何降低在不同圖案密度下，碳間隙填充后的高度差，簡而言之，就是如何實現(xiàn)碳膜填充后的圖形平坦化。傳統(tǒng)的旋轉(zhuǎn)碳膜涂布(SOC)在不同的圖案密度下會存在高低差問題，這是r-SADP中的關(guān)鍵工藝步驟，這個問題在后續(xù)圖案轉(zhuǎn)移到下面的氧化物層期間可能會導致刻蝕工藝窗口變窄，進而導致不同圖案區(qū)域的斷線和刻蝕不足等問題。與傳統(tǒng)的旋轉(zhuǎn)碳膜涂布(SOC)相比，泛林集團的VectorAHMHCE機臺提供了獨特的CVD碳間隙填充工藝，該工藝實現(xiàn)了鍍膜刻蝕協(xié)作自下而上的生長模式，從而獲得平坦化的碳膜填充圖形以及更高的碳膜量。我們成功地在不同的圖案密度下進行了驗證，碳膜的臺階高度從70nm優(yōu)化到5nm。此外，搭配這種新型的碳膜間隙填充工藝以及泛林的 Kiyo刻蝕機臺，復雜圖案成功地轉(zhuǎn)移到下方氧化層，并且沒有斷線和橋接等問題。

Symposium III: Dry & Wet Etch and Cleaning

演講嘉賓

許星星

演講時間

2023年6月27日

演講主題

先進制程的硬掩膜刻蝕中降低SiARC殘留物的方法

內(nèi)容摘要

使用旋涂法沉積的光阻(PR)，硅基的抗反射層(SiARC)和碳層(SOC)的軟三明治結(jié)構(gòu)掩膜在先進制程中被用于將光阻圖形轉(zhuǎn)移到下層的硬掩膜。但是在先進制程中，光阻圖形十分復雜，這增加了刻蝕過程中缺陷或者由刻蝕殘留物造成的缺陷。在基于PR/SiARC/SOC的硬掩膜刻蝕過程中，由于不同的關(guān)鍵尺寸刻蝕的不均勻性導致的在硬掩膜刻蝕后SiARC的殘留是一個很常見的問題。但是由于關(guān)鍵尺寸的減小，刻蝕工藝過程中對于形貌的嚴格控制導致選擇合適的SiARC殘留物去除方法是一個很大的難題。本課題從SiARC殘留物形成的機理出發(fā)，比較了三種通過優(yōu)化刻蝕工藝去除SiARC殘留物的方法，并研究了這些方法對下層硬掩膜形貌的影響。這三種方法包括：1)增強主刻蝕后的去軟掩膜步驟的清除能力，2)優(yōu)化硬掩膜刻蝕中的break through步驟去除的能力，3)在SOC刻蝕過程中通過優(yōu)化SOC對SiARC的選擇比來增加對SiARC的清除能力。通過對比，我們展示了如何通過組合優(yōu)化的方式來獲得對形貌影響最小的SiARC去除方式。

隨著科技進步與行業(yè)助力，半導體產(chǎn)業(yè)的不斷發(fā)展成為支撐世界經(jīng)濟增長的重要支柱。作為全球領(lǐng)先的半導體創(chuàng)新晶圓制造設備及服務供應商，泛林集團將與同業(yè)者攜手共進，持續(xù)用創(chuàng)新的解決方案助力半導體產(chǎn)業(yè)的發(fā)展，推動定義下一代半導體技術(shù)的突破。

6月26 – 27日

泛林集團期待與您相約CSTIC 2023

共話創(chuàng)新 共望未來！

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審核編輯：湯梓紅