IP核(Intellectual Property core)是一段具有特定電路功能的硬件描述語言程序,常常被用于數(shù)字電路中。該程序與集成電路工藝無關(guān),可以移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片,從而幫助開發(fā)人員減少工作量,并縮短產(chǎn)品上市時間。
虹科針對不同的應(yīng)用和領(lǐng)域開發(fā)了一系列以太網(wǎng)交換IP,因而用戶可以將不同IP的特征進(jìn)行組合以獲得每種情況的最佳解決方案。下面將為您介紹虹科1G HSR/PRP交換機(jī)IP核。
01什么是HSR&PRP?
HSR和PRP是兩項兼容性好、易于使用的冗余協(xié)議,其所屬的國際標(biāo)準(zhǔn)為IEC 62439,并已在電力行業(yè)得到廣泛使用和驗證。隨著網(wǎng)絡(luò)拓?fù)湓絹碓綇?fù)雜,列車、工控甚至互聯(lián)網(wǎng)等行業(yè)對網(wǎng)絡(luò)可靠性傳輸?shù)男枨蟛粩嗵嵘@兩種能夠提供零切換延遲時間、在故障情況下不丟失幀的協(xié)議漸漸有了更廣闊的應(yīng)用。也正是因為如此,虹科推出了HSR/PRP IP核,來幫助用戶開發(fā)相關(guān)產(chǎn)品。
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02虹科1G HSR/PRP IP核
虹科HSR/PRP交換機(jī)IP核是一個完整的硬件解決方案,可實現(xiàn)高可靠性無縫冗余協(xié)議和并行冗余標(biāo)準(zhǔn),并能夠在低成本的FPGA上實現(xiàn)。它通過硬件來交換幀,這樣可以提供很高的交換速度,同時也是實現(xiàn)變電站自動化的過程總線和機(jī)架間總線的最大允許使用年限和數(shù)據(jù)完整性所必需的。它是針對能源市場設(shè)備的一種靈活解決方案,該設(shè)備將連接到HSR環(huán)、PRP局域網(wǎng)或在IEC 61850的環(huán)境下起到網(wǎng)橋的作用。
HSR單播流量環(huán)配置示例
用于Xilinx Vivado工具的
虹科HSR-PRP交換機(jī)IP Core /
以下Xilinx FPGA系列支持虹科HSR-PRP IP核:
6系列(Spartan,Virtex)
7系列(Zynq,Spartan,Artix,Kintex,Virtex)
Ultrascale(Kintex,Virtex)
Ultrascale +(Zynq MPSoC,Kintex,Virtex)
通過利用新的Xilinx Vivado工具,虹科HSR-PRP交換機(jī) IP核可以輕松集成到您的FPGA設(shè)計中,該工具允許在圖形用戶界面中使用該IP核,并以簡便的方式配置IP參數(shù)。
/
關(guān)鍵特性
虹科HSR-PRP交換機(jī)IP核 /
1
# 接口
全雙工10/100/1000 Mbps以太網(wǎng)接口
MII/RMII/GMII/RGMII/SGMII/QSGMII物理層設(shè)備(PHY)接口
每個端口支持不同的數(shù)據(jù)速率
銅纜和光纖介質(zhì)接口:10/100/1000Base-T,100Base-FX,1000Base-X
2
# 交換
處理體系結(jié)構(gòu)專用于HSR/PRP,千兆以太網(wǎng)的轉(zhuǎn)發(fā)延遲為500ns
全硬件解決方案,無需片上微處理器或軟件堆棧
已經(jīng)過優(yōu)化,幾乎不需要邏輯資源,從而可以在低成本FPGA器件上實現(xiàn)
巨型幀管理
3
# 冗余與時間同步
可用于實現(xiàn)終端節(jié)點DAN、RedBox或QuadBox功能
帶有單個標(biāo)志,可以通過軟件在PRP和HSR模式之間切換
包括集成的每個端口的完整統(tǒng)計信息和錯誤寄存器(網(wǎng)絡(luò)監(jiān)督)
支持與SoC-e 1588 IP內(nèi)核結(jié)合的IEEE 1588-2008 v2
4
# 組態(tài)
MDIO、UART、AXI4-Lite或CoE(以太網(wǎng)配置)管理接口
以太網(wǎng)配置(COE):通過連接到CPU的同一以太網(wǎng)鏈路全面訪問內(nèi)部寄存器
購買IP核時提供驅(qū)動程序
5
# 可定制功能
節(jié)點表大小
每個端口的轉(zhuǎn)發(fā)隊列大小獨立
冗余和互連端口中的IEEE1588v2 P2P透明時鐘
可擴(kuò)展的復(fù)制/循環(huán)丟棄表
VLAN優(yōu)先級支持
通過AXI4-Lite、MDIO、UART或CoE(以太網(wǎng)配置)訪問內(nèi)部寄存器
具有集成SAN代理的RedBox模式
IEEE 1588v2普通時鐘、混合時鐘和邊界時鐘
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FPGA
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IP
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