如果發生此問題，則表明當 VCCO_PSMIO 電源緩升至 0.4V - 0.5V 時，已觀測到 MIO 開始驅動至高位，并持續直至 VCCO_PSMIO 到達 0.6V - 1.4V，隨后 MIO 返回至高阻抗狀態。

在特定器件或特定 MIO 上無法判定實際是否發生此問題，實際輸出的毛刺配置可能取決于器件/MIO、溫度以及 VCCO_PSMIO 電源緩升配置。請參閱以下黃色波形中所示的 MIO 毛刺示例，其中藍色波形表示 VCCO_PSMIO 緩升示例。

沒有任何設置也沒有任何合理的外部下拉能夠對這種輸出毛刺加以控制/克服。

圖 1：Ch3(blue)=VCCO_PSIO 和 Ch4(red)=MIO，其中外部 2.2kohm 下拉至接地 (GND)

受影響的配置：

此問題會影響上電期間拉低或驅動至低電平的 PS MIO。所有 Zynq UltraScale+ MPSoC 器件和 Zynq UltraScale+ RFSoC 器件中的 PS MIO 都可能會出現此問題。無法判定此問題的出現條件。

在某一份調研中，約 ~75% 的器件出現了此問題，在受影響的器件中，有 10-33% 的 MIO 上發生了此問題，因不同器件和條件而異。

按如下推薦的上電順序執行 VCCO_PSMIO 緩升期間，可能發生此問題：VCC_PSINT* 緩升，然后 VCC_PSAUX 緩升，最后 VCCO_PSIO 緩升。其它上電順序可能因內部控制邏輯值不確定而引發其它種類的毛刺。

注釋：從相同的 1.8V 電源為 VCC_PSAUX 和 VCCO_PSIO 供電時，不會發生此毛刺。

影響：MIO 毛刺可能引發信號爭用（包括總線信號），或者導致其它器件從連接的 Zynq UltraScale+ PS MIO 中檢測到暫時性的高電平。

解決方法：

可使用 PS_POR_B 信號作為變通方法。

由于上電順序期間發生 PS MIO 毛刺，并且由于 Zynq UltraScale+ 要求 PS_POR_B 輸入信號保持低位來完成上電順序，因此，可利用 PS_POR_B 信號作為此問題的變通方法。

例如：
使用 PS_POR_B 來禁用其它已連接的器件或者使此類器件保持處于復位狀態，這樣即可避免其它器件對潛在的 PS MIO 毛刺作出任何響應。

使用具有外部電路的 PS_POR_B 來對 PS MIO 邏輯信號進行門控，防止可能出現的毛刺對敏感的總線或器件輸入產生影響。

常見問題解答:
問：此問題在 1.8V PS MIO 和 3.3V PS MIO 上是否出現？
答：是的。當 VCCO_PSIO 在 ~0.4V - ~1.4V 范圍內時會出現毛刺，對于最終工作電壓為 1.8V 和 3.3V 的 PS MIO，上電期間會出現此狀況。但如果 VCCO_PSIO 與 VCC_PSAUX 都從同一個 1.8V 電源供電，則不會出現 PS MIO 毛刺。

問：此問題是否影響器件/管腳可靠性？
答：不影響。I/O 已基于產品生命周期經過了 EM 和老化驗證。生命周期驗證條件較毛刺風險/條件更嚴格。

問：如果 PS MIO 驅動至或者拉高至 VCCO_PSIO，是否會出現驅動至低電平毛刺？
答：不會。

問：驅動至高位毛刺的等效串聯電阻是什么？
答：毛刺從 VCCO_PSIO 軌驅動時，等效串聯電阻為 50 ohms（從仿真樣本測量所得）。

文章來源：AMD Xilinx開發者社區

審核編輯：湯梓紅