一. 設(shè)計(jì)目標(biāo)

1.編輯鏡像加法器電路原理圖。

2.對(duì)鏡像加法器進(jìn)行仿真并觀察波形。

3.繪制鏡像加法器版圖，并進(jìn)行 DRC 驗(yàn)證。

4.對(duì)版圖電路進(jìn)行仿真并觀察波形。

5.對(duì)電路網(wǎng)表進(jìn)行 LVS 檢驗(yàn)觀察原理圖與版圖的匹配程度。

二、鏡像加法器的電路結(jié)構(gòu)

鏡像加法器是一個(gè)經(jīng)過(guò)改進(jìn)的加法器電路，首先，它取消了進(jìn)位反相門；其次，門的 PUN 和 PDN 網(wǎng)絡(luò)不再是對(duì)偶的， 而是巧妙地實(shí)現(xiàn)了進(jìn)位傳播 /產(chǎn)生/取消功能 ——當(dāng) D（D= ~(A+B) ）或者 G（G=AB）為高時(shí)，￣C0 分別被置為 VDD 或 GND。當(dāng)滿足進(jìn)位傳播條件時(shí)（即 P=A⊕B 為 1），輸入位以反相的形式傳播到￣C0，這一結(jié)構(gòu)的全加器單元僅需要 24 個(gè)晶體管，使面積和延時(shí)都有相當(dāng)程度的減少。

其真值表如下表：（看C非和S非都為0時(shí)對(duì)應(yīng)的A、B、Ci，因?yàn)樵阽R像設(shè)計(jì)中不采用反相器）

其真值表如下表：（看C非和S非都為0時(shí)對(duì)應(yīng)的A、B、Ci，因?yàn)樵阽R像設(shè)計(jì)中不采用反相器）

由全加器的真值表可以得到，當(dāng)A、B、Ci中只有一個(gè)輸入是1或者三個(gè)輸入都是1時(shí)，全加和輸出為1。且在A、B、C只有一個(gè)是1時(shí)，進(jìn)位輸出是0.

由全加器的真值表可以得到，當(dāng)A、B、Ci中任意2個(gè)輸入為1或三個(gè)輸入全為1時(shí)，進(jìn)位輸出是1.