前言：本文章為FPGA問答系列，我們會定期整理FPGA交流群（包括其他FPGA博主的群）里面有價值的問題，并匯總成文章，如果問題多的話就每周整理一期，如果問題少就每兩周整理一期，一方面是希望能幫到不經常看群消息的小伙伴，另一方面也算是我們的技術積累。

Q：Vivado的Implementation階段約束報警告？

[Vivado12-627]Noclocksmatched'sys_clk'.[timing.xdc:37](63morelikethis)

A：對于約束的問題，我們可以在Vivado的tcl中先執行一下這些約束指令，如果有問題的話會報出來的，然后就再將指令拆開執行，看是不是指令中的get_pins沒有獲取到正確的結果。

Q：畫Pblock有什么講究嗎？

A：其實Pblock的原則都比較簡單，首先Xilinx建議Pblock最好是矩形，其次如果需要畫Pblock的module直接接到了pad上，那這個Pblock的位置要盡量靠近pad，減少走線延遲；當然Pblock的大小，肯定要比實際的資源數多一些，保證可以放下我們的module。再補充幾點關于Pblock的知識，可能大家容易忽略的：

在畫了Pblock后，只能保證module只使用Pblock內部的邏輯資源，不能保證其他模塊使用該Pblock中的資源，也不能保證該模塊不使用Pblock外部的布線資源；

在vivado的Tools->Floorplanning-> Place Pblocks，可以看到需要自動設置的Pblock

如果對于畫Pblock始終沒有明確的思路，那可以試試USER_CLUSTER這個屬性，就是讓工具自動布線更緊湊些

Q：Vivado中的smartConnect和InterConnect有什么區別？

A：這應該是很多工程師的困惑，都有了InterConnect，為啥又有smartConnect，首先直觀上的體現就是smartConnect的接口要少，這個就不多說了。

在AMD的官網上有個回復是：

BothIPhavethesamefunctionnalities.
AXISmartConnectisthesuccessortoAXIInterconnect,itusesadifferentIPtechnology.Youshoulduseitforanynewdesign.

在UG994中，有這樣一段描述：

TheAMDLogiCOREIPAXIInterConnectandSmartConnectcoresbothconnectoneormoreAXImemory-mappedmasterdevicestooneormorememory-mappedslavedevices;however,theSmartConnectismoretightlyintegratedintotheVivadodesignenvironmenttoautomaticallyconfigureandadapttoconnectedAXImasterandslaveIPwithminimaluserintervention.TheAXIInterconnectcanbeusedinallmemory-mappeddesigns.

TherearecertaincasesforhighbandwidthapplicationwhereusingaSmartConnectprovidesbetteroptimization.TheSmartConnectIPdeliversthemaximumsystemthroughputatlowlatencybysynthesizingalowareacustominterconnectthatisoptimizedforimportantinterfaces.

因此有些場景下，SmartConnect比InterConnect的性能更好，延時更低，帶寬更大。

責任編輯：彭菁