①CDC中的亞穩態傳播問題

在數字系統級別的時鐘域交叉（CDC）中，亞穩態傳播問題是一個重要的挑戰。在這個問題中，由于時序差異，信號在觸發器之間的傳輸可能會導致亞穩態值的產生和傳播。讓我們來看一下模型，如圖1所示。

圖1 CDC 時候的亞穩態

當時鐘信號Clk_B的第二個上升沿到來時，輸入數據信號A正好處于變化過程中。這導致A信號未能滿足觸發器F2的建立-保持時間要求，從而在輸出節點B處產生了亞穩態值。在B節點產生的這個亞穩態中間值，會影響后續的三個分支X1、X2、X3，但對于其所代表的邏輯狀態可能存在不同的解讀。

其中一個分支可能將這個亞穩態值解讀為邏輯值1，而另一個分支可能將其解讀為邏輯值0。這種后續電路對于前級亞穩態的自由解讀可能會在系統電路運行過程中隨機出現。這種現象對完整的系統時序可能會產生巨大的影響，因此在設計數字系統時需要特別注意這種亞穩態傳播問題的影響。

②CDC 中異步輸入數據的保持時間問題

在時鐘域交叉（CDC）中，當一個數據信號從快時鐘域進入慢時鐘域時，可能會產生與快時鐘周期等寬的脈沖信號，因為該數據信號的翻轉變化嚴格依賴于快時鐘域的信號采樣。然而，對于慢時鐘域的時鐘采樣邊沿來說，很容易忽略這種短暫脈沖狀的異步輸入數據。

圖2 數據保持時間問題電路模型與時序波形

這種情況可能導致在CDC傳輸過程中丟失數據，主要原因是異步輸入數據的保持時間不符合目標觸發器的要求。如圖2所示，異步輸入數據A隨著源時鐘域信號clk_A的一個周期變化。由于數據A的保持時間較短，小于目標時鐘域的一個時鐘周期，并且兩個時鐘域的時鐘信號之間沒有固定的相位關系，結果是在clk_B的兩個上升采樣邊沿之間，類似脈沖信號的數據A被目標時鐘域的同步觸發器所忽略，從而導致數據丟失的現象。

為確保異步數據在不同時鐘域之間的可靠傳輸，需要仔細考慮數據保持時間的問題，并采取適當的電路設計和時序調整措施，以避免這種數據丟失情況的發生。

③CDC 中的數據關聯和競爭

在圖3中展示了一個常見的兩級觸發器型同步設計，其主要功能是實現同步和孤立亞穩態。然而，由于觸發器亞穩態的恢復時間很難準確預測，這種同步設計具有一個重要的特性，即"周期不確定性" 。

圖3 多觸發器同步電路模型與時序波形

從圖3的時序波形可以看出，盡管觸發器D1將亞穩態孤立并禁止，但對于目標觸發器D2而言，在Clk2的第二個上升沿時刻，無法確定其是否會成功翻轉到穩定狀態。它有可能在第二個Clk2上升沿時刻翻轉為邏輯值1，也有可能不翻轉，繼續保持邏輯值0。直到Clk2的第三個上升沿時刻到來，目標觸發器D2才能穩定輸出期望的邏輯值1。這種情況被稱為同步電路的"周期不確定性"。如果這個異步輸入數據是單比特類型，這種CDC問題可能不會對后續電路的正常功能產生影響。然而，如果涉及多比特數據，采用這種同步方式就可能導致數據通道傳輸的混亂。

圖4 多 bit 信號的匯聚問題

基于以上分析，當多比特類型的數據信號采用分別同步的方式進行處理時，一旦這個信號在跳變后發生，由于每條傳輸路徑上的延遲不同以及同步設計的周期不確定性，很可能導致最終輸出數據的不一致。這種情況可能引發目標模塊邏輯中一組無法預測的數據值，從而破壞整體功能的穩定性。

通過綜合考慮這些因素，在設計時必須慎重選擇適當的同步策略，以確保數據的可靠傳輸和處理，避免因為同步問題而引發的數據競爭和不一致性。

那么問題來了，我們應該如何對存在CDC的信號進行同步處理呢？

對于時序要求較為嚴格的數字SOC電路，在處理時鐘域交叉（CDC）同步時，簡單地使用串聯觸發器的形式已經無法滿足設計要求。必須采取更為復雜的同步設計機制。在實際工程項目中，有幾種常見的方法：

異步的 FIFO

握手協議

單一使能信號

結語：

在數字系統級別的時鐘域交叉（CDC）中，各種復雜的問題可能會影響設計的穩定性和性能。亞穩態傳播、異步輸入數據的保持時間和數據關聯競爭等都是必須認真對待的挑戰。為了確保設計的正確性和可靠性，我們需要采取一系列嚴謹的同步設計策略。

針對時序要求嚴格的數字SOC電路，簡單的串聯觸發器同步已不再足夠。我們需要借助更為復雜的同步設計機制來處理CDC問題。在實際項目中，常見的方法包括異步的FIFO，握手協議和單一使能信號。每種方法都有其適用的場景和特點，需要根據具體情況進行選擇。

通過正確應用這些同步設計機制，我們可以有效地解決CDC問題，提高系統的可靠性和性能。同時，在設計過程中還需要注意不同方法的優缺點，綜合考慮設計的復雜性、時序要求和資源消耗等因素。通過科學合理的設計，我們能夠克服CDC帶來的挑戰，實現數字系統的穩定運行。

審核編輯：湯梓紅