在下面的圖中較為詳細的顯示了堆疊式DRAM單元STI和阱區形成工藝。下圖(a)為AA層版圖，虛線表示橫截面位置。下圖(b)為AA刻蝕后的橫截面;下圖(c)為形成STI后的橫截面；下圖(d)顯示了P阱形成后的橫截面。STI和P阱形成過程由于相對較為獨立，所以可以同時在外圍區域進行。此處P阱形成通過一個P阱光刻版。外圍區域有更精細的圖形，單元區域為空白。N阱只在外圍區域，而不在單元區域，這是因為DRAM單元只有NMOS。

下圖詳細顯示了堆疊式DRAMSTI和阱區形成過程。下圖(a)所示為與AA層重疊的WL層布局圖，虛線表示橫截面的位置。下圖(b)顯示了DRAM單元NMOS柵的橫截面,這就是字線(WL)。下圖(c)所示為輕摻雜漏(LDD)形成工藝；下圖(d)為側壁間隔層形成工藝；下圖(e)為源/漏極形成工藝。兩個版圖沒有顯示在下圖中，分別為外圍區域的PMOSLDD和PMOSSD(見下圖的右側)。鉆硅化物用于外圍區域以減小接觸電阻。

下圖(a)顯示了第一層接觸，即所謂的堆疊式DRAM自對準接觸(SAC)。有些人也稱這種模式為刻蝕后焊盤接觸(LPC),或多晶硅CMP后的多晶硅焊盤(LPP)。因為內部接觸孔和短的WL是致命缺陷，通過ILD0刻蝕接觸孔非常具有挑戰性，通常在密集的字線之間使用硅酸鹽玻璃(BPSG)達到NMOS的源/漏極。因此，需要發展自對準接觸工藝。通過在字線的頂部保留氮化物硬掩膜并在兩邊形成側壁氮化物，WL被氮化物包圍。當SAC刻蝕工BPSG和氮化物之間具有足夠高的刻蝕選擇性時，刻蝕過程成為自對準過程，這樣可以使得接觸孔通過密集的WL達到硅表面而無短路。

多晶硅沉積填充SAC孔之前，通常使用高劑量N型接觸離子注入用于減小接觸電阻。電子束檢查通常用于捕獲刻蝕和多晶硅CMP后形成的無孔接觸或栓塞WL接觸缺陷。SAC工藝在陣列區域。

在下圖中顯示了堆疊式DRAM位線接觸(BLC)。從下圖(a)中可以看出位線接觸在SAC栓塞上連接到AA層的中間部分。每個BLC連接兩個DRAM單元。下圖(b)顯示了ILD1沉積和CMP后的截面圖，下圖(c)中BLC刻蝕后的橫截面。對于堆疊式DRAM,ILD1通常是BPSG。

外圍區域的位線接觸可以通過陣列區域的BLC圖形化，由于陣列和外圍區域的BLC在尺寸和深度方面差別很大，因此工藝工程師一般將這兩種接觸工藝過程分開。

下圖(a)顯示了堆疊式DRAM的位線(BL)結構。可以看出，位線通過和位于SAC栓塞上的BLC與AA層中間部分連接。鴇(W)是最常用于形成BL的金屬。Ti/TiN阻擋層/黏合層沉積后，W使用CVDX藝沉積填充BLC孔并在晶圓表面形成薄膜。BL光刻版定義出陣列和外圍區域的BL金屬線，并通過金屬刻蝕過程形成BL圖形。下圖顯示了BL和BLC形成后陣列和外圍區域的橫截面。為了防止BL短路接觸，通常在BL側壁上形成空間層。

審核編輯：劉清