1, Virtuoso schematic 追蹤信號。

用過Verdi調(diào)試的小伙伴都知道verdi中可以選中一個信號，快速的找到信號的driver/load。雖然virtuoso schematic有probe， net-highlight功能，但是在分析電路的時候還是不如直接找到driver/load爽，翻了下manual沒想到還有 probe assistant菜單，點擊windows-->assistants --> probes 打開和關(guān)閉load/driver/inout/net對應(yīng)的過濾功能，雙擊就可以直接找到對應(yīng)的信號以及器件。

2，如何LVS ignore和cdsthru是干嘛的

在原理圖仿真的時候有時候希望兩個不同net name的網(wǎng)點直接連接到一起，類似assign net_a = net_b；這樣的操作，在綜合結(jié)果中會發(fā)現(xiàn)實際DC是使用了basic/cds_thru 這個器件，仔細觀察他實際上有一個屬性是 ignore=True，等同于shift+del的操作。實際上，cds的器件還有一些其他有用的屬性lvsIgnore這些，只在lvs的時候忽略。可以通過Options-->Editor菜單，也可以在Q屬性中彈出菜單直接添加。這個功能對自己做電容，電感的設(shè)計者就非常有用不用在LVS的時候各種麻煩。

3， 不同工藝的layout同時打開，virtuoso layout打開layout cell的時候會檢查lib的tech是否和display.drf一致，如果不同工藝那么layer 的屬性就會出現(xiàn)錯誤。一個cds的workspace中只能存在一個display.drf, 但是如果在cds.lib 中直接INCLUDE其他的工藝項目cds.lib文件，則layout view打開的時候就沒有這個問題。如下圖，gpdk+xmc40。

4, cadence ADE中實時tuning參數(shù)。

做RF的都知道小眾軟件ADS有個神奇的功能就是實時的可以調(diào)整參數(shù)，在做匹配的是非常管用。有時候沒有ADS/PDK還千方百計的用RFIC D-link來實現(xiàn)RF tunging的手段。在ADE explorer界面里，已經(jīng)支持這個功能了。我切換到explorer/assembler比較就了， ade/xl 應(yīng)該沒這個。下圖紅色框，點擊就進入實時tuning模式，鼠標在design variable區(qū)域就可以左右調(diào)整參數(shù)。就問你還香ADS這種只支持小規(guī)模項目的軟件嗎。

5，Cadence的數(shù)據(jù)圖形處理工具viva直接用命令VIVA就能開。

某些遠古大神喜歡有ocean之類的原始工具跑仿真，萬一數(shù)據(jù)沒有寫在表達式中寫到文件中，用viva可以直接開啟圖形數(shù)據(jù)工具。別以為這種遠古工具沒有人用了，有些超神級別的設(shè)計工程師仿真是直接用python render ocean template 然后把數(shù)據(jù)dump成hdfs的方式去做的，非常合適驗證數(shù)量大的場景。