摘要：

本文將帶你了解高低頻的阻抗匹配電路概念及要點，最后從阻抗匹配的角度分析高速電路的振鈴產生原因及解決辦法。

本章的思維導圖如下：

一、阻抗匹配相關概念

在具有電阻、電感和電容的電路里，對交流電所起的阻礙作用叫用阻抗，常用Z來表示。阻抗的大小由交流電的頻率f、電阻R、電感L、電容C共同決定。一個具體的電路，其阻抗隨交流電頻率的改變而改變。

1、輸入阻抗

輸入阻抗是指一個電路輸入端的等效阻抗。其計算方法為：在輸入端加上一個電壓源u，測量輸入端的電路i，則輸入阻抗Zi = u / i。直流情況下，輸入端等效為一個電阻，這個電阻的阻值就是輸入阻抗的大小。

輸入阻抗等同于電抗元件，反映的是對電流阻礙作用的大小。對于電壓驅動電路，輸入阻抗越大，對電壓源的負載越輕，越容易被驅動，對信號源的影響越小；對于電流驅動電路，輸入阻抗越小，對電流源的負載越輕，越容易被驅動，對信號源的影響越小。

對于低頻電路，一般情況下可以認為：如果是用電壓源來驅動的，則輸入阻抗越大越好；如果是用電流源來驅動的，則阻抗越小越好。

對于高頻電路，過高的輸入阻抗會造成信號的反射，導致振鈴和過沖，造成信號完整性問題。

無論高、低頻電路，如果要獲取最大輸出功率，都需要做阻抗匹配。

2、輸出阻抗

實際的信號源、放大器或者電源，都存在輸出阻抗（理想的電壓源輸出阻抗為零），輸出阻抗就是源的內阻。我們常用一個理想電壓源串聯一個電阻Rs來等效一個實際的電壓源，這個Rs就是電壓源的內阻。當電壓源向負載供電時，由于電流I經過Rs，根據歐姆定律，Rs上的電壓為 U(Rs) = I x Rs,導致負載上的電壓小于電壓源電壓，即負載電壓下降了。

3、阻抗匹配

阻抗匹配是指信號源或者傳輸線跟負載之間的一種合適的搭配方式。無論高低頻電路，源與負載之間的關系均可等效于以下電路（元器件參數可變）：

圖1

二、阻抗匹配分類

1、低頻下的阻抗匹配

當信號源頻率低時，寄生電感阻抗極小等效于短路，寄生電容阻抗極大等同于開路，于是圖1可以簡化為以下電路：

圖2

將信號源看成直流電壓源進行分析，Rs為電壓源的內阻，負載為RL，電壓源電動勢設為U，則回路電流 I = U / (Rs + RL)，由式子可以看出，回路電流由電壓源內阻和負載共同決定，當Rs一定時，Rl越大，電流I越小，反之則I越大。 負載與電壓源及其內阻構成串聯電路，RL與Rs按照它們的電阻值比值共同分配電壓源的電壓，RL越大，則負載上的電壓越大。這里需要注意的是， 負載分到的電壓大不等于負載消耗的功率也大 ，因為功率不僅與電壓有關，還和電流相關，此處計算負載上的功率 ：

P = U*I
= I^2 * RL
= [ U / (Rs + RL) ]^2 * Rl
= U^2 / { [RL-Rs]2 / RL] + 4Rs }

可以看出，當負載電阻跟信號源內阻相等時，負載可獲得最大輸出功率，這就是我們常說的阻抗匹配之一。當然，如果我們想要負載電壓大，就選擇阻值大的負載。

舉例麥克風放大電路分析輸入阻抗、輸出阻抗以及阻抗匹配的關系：

圖3

先看一下MIC的內部電路：

圖4

如圖，芯片規格書也提供了咪頭的內部電路，其實就是個FET管放大電路。如果好好學習的話（論大學好好學習的重要性），就知道這個FET管放大電路的輸出電阻就是那個RL，廠家這個RL是2.2KΩ，所以它就標注輸出阻抗是2.2KΩ。

再看信號的通路，信號從咪頭出發通過電容，在兩個電阻分壓后輸入到運放的同相端，由于運放的同相端輸入阻抗無窮大，所以分析阻抗時可視為斷路，則信號通路可等效為以下電路：

圖5

由圖可見，MIC的輸出阻抗、電容容抗、串聯電阻R1（510Ω）及R2（20K）構成串聯分壓電路，信號在R2上的分壓輸入到運放的同相端。因為運放的輸入阻抗很大（MΩ級別），所以信號輸入到運放的等效輸入阻抗為R2，即20KΩ。如果我們想要輸入信號不能過小，那么R2不能用小電阻，不然達不到設計的放大目標，這種達不到設計性能的情況，也可以叫做阻抗失配。當然此處還有一個小細節，為什么要加上R2呢？如果斷開R2，則MIC的信號幾乎是全部輸入到運放，但是因為運放的輸入阻抗很大，容易把干擾也放大，所以用外部電阻R2調節信號的輸入阻抗。

2、高頻下的阻抗匹配

當信號源頻率極高時，串聯寄生電感阻抗不可忽略不計，并聯寄生電容阻抗不可視為無窮大，若僅僅考慮內阻與負載的關系，忽略實際走線的寄生電感和寄生電容，當源阻抗和負載為復數時，則圖1可以化成以下電路：

圖6

其信號源電壓為Vs，信號源內阻為Zs = Rs + jXs，負載阻抗為Z = R +jX，電路中的電流為：

電流的幅度值為：

負載處的功率為：

參照前文得到的結論，當R = Rs，X = -Xs時，負載的功率最大，即輸出功率最大。這時有：

即信號源內阻與負載進行了共軛匹配，此時負載功率為：

Q：如果負載阻抗不能滿足共軛匹配條件怎么辦？

A：很簡單，在源與負載之間加匹配網絡，將負載阻抗變換成信號源阻抗的共軛匹配。這個阻抗變換是阻抗匹配的重要方法之一。

三、高速電路的反射及阻抗匹配

1、高速電路相關概念

1.1 集總參數電路與傳輸線

隨著頻率的提高，一般到十幾兆開始，信號的傳輸不再是電壓和電流，而是依靠電場和磁場傳播，電磁場被鎖定在導線和參考地之間。由于具有這種高頻效應，若等效為電路的話，導線上各個位置處的電壓不同（周期重復點除外），各個位置的電流也不同，這是與集總參數電路的明顯區別，這種情況下稱為分布參數電路，導線稱為傳輸線。

若用 l表示電路本身的最大線性尺寸，用λ表示電壓或電流的波長，則當不等式 λ>>l 成立，電路便可視為集總參數電路，否則便需作為分布參數電路處理。

最簡單的傳輸線由一對導體構成，把信號以電磁波的形式從一端送到另一端。構成傳輸線的形式多種多樣，比如，PCB上的走線、雙絞線、同軸電纜等。圖7為傳輸線結構的簡單示意圖，兩個導體中一個稱為“信號路徑”，另一個稱為“參考路徑”或者“返回路徑”。兩個導體構成了電磁波能夠向前傳播的物理環境，圖7中同時畫出了某一特定時刻電場強度和磁場強度沿空間分布的情況。當傳輸線上施加信號時，隨著信號向前傳播，沿空間分布的電場和磁場也發生變化，信號能量以電磁波的形式傳輸到末端。變化的電場和磁場產生電流，外在的表現就像是電流端從信號路徑流入，然后從參考路徑流回到發送端一樣，這也是“參考路徑”被稱為“返回路徑”的原因。

圖7

傳輸線的行為特征和電容、電感、電阻等集總元件有非常顯著的區別，必須用“動態”的思維才能理解傳輸線的特性。

1.2 高速與高頻的關系

高速與高頻的關系可以用兩句話概括：

• 高速不等同于高頻
• 高頻是高速的載體

隨著現代制程的縮小，電平跳變比以前更快，一些低頻器件也要當成高速電路對待。舉個栗子，1MHz的方波頻率只是1MHz，但是邊沿十分陡峭，這也意味著方波中含有豐富的高次諧波，高次諧波的頻率遠遠大于1MHz，所以，高速的劃分不能僅僅以頻率來做界定。

“那我們所說的高速設計的邊界條件是什么呢？小陳認為是分布參數，傳輸線理論中的‘長線’，是上升時間小于六分之一傳輸線延時”——引自《高速先生》

圖8

那么多長才算長線呢？

PCB上信號傳輸速度為6inch/ns，也就是0.1524m/ns,如果我們知道上升沿時間，根據公式 t < 6*L/(0.1524m) 便可算出長度值。

當前常規的時鐘芯片，上升沿通常在2ns左右，在這些信號眼中，2000mil以上叫做長線。一些新的時鐘芯片，雖然速率可能只有幾十兆，但是芯片工藝有較大的改進上升沿較快，可能會達到400ps，在這些信號眼中，400mil以上叫做長線。與其上升時間相當的，還有大部分LVDS信號等。

當前DDR3，上升沿通常在100ps左右，在這些信號眼中，100mil以上叫做長線。對于10G信號來說，上升沿通常在25ps左右，這時候，25mil叫做長線。

2、高速電路的反射

前文說過，高頻是高速的載體，在分析高速電路時，從高頻信號入手，當信號頻率極高時，傳輸線上的寄生電感和寄生電容的阻抗影響不可忽略。可以用下圖模型來表示單位長度的傳輸線：

圖9

此模型下的特征阻抗表達式為：

在實際的PCB應用中傳輸線的電阻部分，可以忽略不計，即上式中的R和G為0，PCB傳輸線特征阻抗的一般表達式：

L是單位長度傳輸線的固有電感，C是單位長度傳輸線的固有電容。

需要注意的是，只有在傳輸線均勻的情況下才存在特征阻抗，即信號不論走到傳輸線的什么位置，感受到的阻抗都是相同的，即Z0。通常我們說的50Ω阻抗控制就是指特征阻抗。如果傳輸線非均勻，那么信號在這個傳輸線上傳輸到不同位置時感受到的瞬態阻抗不同，因此沒有特征阻抗。

反射

信號在不均勻的傳輸線上傳輸，在不同位置感受到的瞬態阻抗不同導致反射，即阻抗不連續導致反射。

反射現象在自然界中普遍存在，例如光在不同介質中傳播時發生反射，當光從空氣射向玻璃，因為空氣和玻璃是兩種不同的介質（換言之，阻力不同），有一部分光被反射，另一部分光會折射進入另一種介質，如下圖：

圖10

同樣地，信號也一樣，如果傳輸線的阻抗不一致，在阻抗跳變的地方，一部分能量繼續傳輸，一部分能量會被反射回去，如下圖:

圖11

下面讓我們用更嚴謹的理論和物理定理公式證明上述的觀點正確：

假設信號傳輸過程中，經過兩個阻抗不同的區域，如圖12所示，區域1阻抗為Z1，區域2阻抗為Z2，現在我們考察在區域分界面處的電壓電流情況。

圖12 阻抗突變示意圖

很明顯，在分界面處，電壓必須是連續的，否則，在分界面處會產生無窮大的電場，這在真實世界中是不可能的。同樣，分界面兩側的電流必須連續，否則分界面處會產生無窮大的磁場（這聽起來是不是和“電容電壓不能突變，電感電流不能突變“有聯系，感興趣的同學可以深入研究背后的奧妙~）。

因此，下式1成立：

根據歐姆定律，必然有式2：

顯然如果Z1≠Z2的情況下，上面的1、2式子不可能同時成立。如何解決這一困境？反射理論提供了一個很好的答案。從電磁波的角度來理解反射，在分界面處，一部分正向傳播，另一部分反向傳播。從電壓電流角度，我們可以把區域1的電壓V1分成兩部分，一部分以電壓Vinc正向傳輸，另一部分以電壓Vreflect反向傳輸。其中Vinc稱為入射電壓，Vreflect稱為反射電壓。而V2記為Vtrans，稱作傳輸電壓。

由于分界面兩側電壓相等，所以有式3：

同理，入射電壓Vin產生一個正向電流Iinc，反射電壓Vreflect產生一個反向電流Ireflect。區域2的電流記為Itrans，要使分界面兩側電流相等，必有式4：

由此可得，任一截面處的電壓或者電流都是入射波和反射波疊加的結果。

根據歐姆定律，有式5：

聯合3、4、5式可得式4、式5：

Γ稱為反射系數，T稱為傳輸系數。

當反射系數Γ ≠ 0，必然存在阻抗不連續點并引起信號反射。

3、反射的危害

反射會造成信號出現過沖(Overshoot)、振鈴(Ringing)、邊沿遲緩(回勾現象)。過沖是振鈴的欠阻尼狀態，邊沿遲緩是振鈴的過阻尼狀態。下圖為信號反射的三種表現形式：

圖13

3.1 過沖和下沖

過沖指的是第一個峰值或谷值超過設定電壓值，下沖是指下一個谷值或峰值，對于上升沿來說,過沖是指最高電壓;對于下降沿來說,過沖是指最低電壓。如下圖所示：

圖14

過沖嚴重時會引起保護二極管工作，導致過早地失效，嚴重時還會損壞器件。而過分的下沖，能夠引起假的時鐘或數據的錯誤，這樣可能會給器件帶來潛在的累積性傷害，縮短其工作壽命，從而影響產品的長期穩定性。一般信號的發送端的阻抗較低，信號接收端的阻抗較高，如果發送端的與接收端的阻抗不匹配，發送的信號會在發送端和接收端之間來回反射，從而導致信號的反射出現過沖和下沖。

3.2 振鈴

過沖和下沖反復就會出現振鈴現象，過沖往往伴隨有振鈴，或者說，過沖是振鈴的一部分。振鈴產生的第一次峰值電壓，就是過沖。為什么要將過沖和振鈴分開來講，是因為他們的危害不同，振鈴除了具有過沖的危害之外還有它的波動可能會多次超過閾值判定電壓造成誤判，并且會急劇地增加功耗，影響器件壽命。下面是振鈴的表現形式：

圖15

4、深入探究反射的過程及解決方法

4.1 理想的源->負載傳輸模型

最理想模型是希望源端（Source）的輸出阻抗為50歐姆，傳輸線的阻抗為50歐姆，負載端（Load）的輸入阻抗也是50歐姆，一路50歐姆下去，這是最理想的。

圖16

至于為什么是50歐姆，這里有個故事……

我們知道射頻的傳輸需要天線和同軸電纜，射頻信號的傳輸我們總是希望盡可能傳輸更遠的距離，為了傳輸更遠的距離，我們往往希望用很大的功率去發射信號便于覆蓋更大的通信范圍。可是實際上，同軸電纜本身是有損耗的，和我們平常使用的導線一樣，如果傳輸功率過大，導線會發熱甚至熔斷。這樣，我們就有一種期望，試圖尋找一種能夠傳輸大功率，同時損耗又非常小的同軸電纜。

圖17

大概在1929年，貝爾實驗室做了很多實驗，最終發現符合這種大功率傳輸，損耗小的同軸電纜其特征阻抗分別是30歐姆和77歐姆。其中，30歐姆的同軸電纜可以傳輸的功率是最大的，77歐姆的同軸電纜傳輸信號的損耗是最小的。30歐姆和77歐姆的算術平均值為53.5歐姆，30歐姆和77歐姆的幾何平均值是48歐姆，我們經常所說的50歐姆系統阻抗其實是53.5歐姆和48歐姆的一個工程上的折中考慮，考慮最大功率傳輸和最小損耗盡可能同時滿足。而且通過實踐發現，50歐姆的系統阻抗，對于半波長偶極子天線和四分之一波長單極子天線的端口阻抗也是匹配的，引起的反射損耗是最小的。

我們常見的系統中，比如電視TV和廣播FM接收系統中，其系統阻抗基本上都是75歐姆，正是因為75歐姆射頻傳輸系統中，信號傳輸的損耗是最小的，TV和廣播FM接收系統中，信號的傳輸損耗是重要的考慮因素。而對于帶有發射的電臺而言，50歐姆是很常見的，因為最大功率傳輸是我們考慮的主要因素，同時損耗也比較重要。這就是為什么我們的對講機系統中，經常看到的都是50歐姆的參數指標。

雖然50歐姆的指標比較常見，但75Ω電纜更適合于高頻數字信號，因為75Ω同軸電纜的電容比50Ω同軸電纜的電容低（同軸傳輸線結構決定），而更低的電容有利于避免與邏輯低和邏輯高之間的快速過渡相關的高頻內容過度衰減。

4.2 實際的傳輸模型

然而實際情況是：源端阻抗不會是50ohm，負載端阻抗也不會是50ohm。常見的驅動端（源端）輸出阻抗Rs比較低，一般在幾十歐姆以內，而接收端（負載端）輸入阻抗RL很高，通常在幾百KΩ以上，PCB的特征阻抗Z0一般和源端Rs、終端RL都不相同，實際的信號通路等效模型如下圖：

圖18

一般情況下，接收端（負載端）輸入阻抗RL很高，在分析時可看成開路。圖18中，A、B是阻抗不連續點，信號將在這兩點多次反射，疊加，最終改變信號的形狀。3.1小節所闡述的過沖和下沖是由信號第一次反射導致，3.2小節的振鈴則是信號多次反射形成。下圖是振鈴產生的原因（B點表示負載，A點表示信號源）：

圖19

4.3 使用反彈圖計算反射波形

在4.2中，我們知道振鈴的產生來源于信號的多次反射，在這小節中，我們通過一個實例來計算反射對波形的影響。這個例子中，我們使用特征阻抗Z0為50Ω的傳輸線，信號上升時間0ns，即理想方波信號，傳輸線延時1ns，傳輸線末端開路（RL=+∞），并且假定驅動器輸出阻抗Rs為10Ω，如下圖所示：

圖20

第1次反射：信號在0ns時從芯片內部發出，經過10Ω輸出阻抗和50ΩPCB特征阻抗的分壓，實際加到PCB走線上的信號為A點電壓[3.3×50/(10+50)]V = 2.75V。1ns后信號傳輸到源端B點，由于B點開路，阻抗無窮大，反射系數Γ=1，反射信號電壓為Γ?2.75V = 2.75V。此時B點測量電壓是(2.75+2.75)V = 5.5V。這里需要注意的一點是，在t=1ns這一時刻，B點的測量電壓是入射電壓與反射電壓的疊加。

第2次反射：2.75V的反射電壓在t=2ns時刻回到A點，阻抗從50Ω變為10Ω，發生負反射（注意此時從B點反射回來的2.75V信號向A點傳播，對于A點來說相當于入射電壓），反射系數為Γ = (10-50)/(10+50) = -2/3。所以A點反射電壓為2.75V×(-2/3) = -1.83V。此時A點測量電壓同樣是入射電壓和反射電壓的疊加，即(2.75+2.75-1.83)V = 3.67V。

第3次反射：-1.83V反射電壓向B點傳輸，t=3ns時刻到達B點，再次發生全反射，反射電壓-1.83V。此時B點測量電壓為(5.5-1.83-1.83)V = 1.84V。

第4次反射：從B點反射回的-1.83V電壓在4ns時到達A點，再次發生負反射，反射電壓1.22V。此時A點測量電壓為(3.67-1.83+1.22)V = 3.06V。

第5次反射：1.22V反射電壓在5ns時刻到達B點再次發生全反射，反射電壓1.22V。此時B點測量電壓為(1.84+1.22+1.22)V = 4.28V。

第6次反射：……

第7次反射：……

……

圖21

對于任何一個端點，一旦發生反射，該點電壓就發生跳變，跳變的電壓會一直持續到信號在該點再次發生發射為止。觀察A、B點電壓，存在上下波動，這就是振鈴現象。它們的電平波動可由下圖所示：

圖22

4.3 解決信號反射的方法

由前文可知，振鈴現象的原因是由信號反射引起的，而信號反射的根本原因就是阻抗不匹配，所以要減小乃至消除信號反射，必須進行阻抗匹配。

端接

高速電路常見的阻抗匹配方法是端接，通過采用電阻端接匹配來實現阻抗一致性。常見的端接方式有源端端接、終端并聯端接、戴維寧端接、RC端接、差分端接等。那么端接電阻要使用多少？端接電阻怎么放置？阻值選擇多大呢？

1）點對點拓撲結構

在介紹端接之前，先來了解電路的拓撲結構。電路的拓撲是指電路中各個元件之間的連接關系。常見的電路拓撲結構包含點對點的拓撲、星型拓撲、T型拓撲、菊花鏈拓撲等，最簡單的拓撲就是點對點拓撲結構的連接設計。點對點設計也是最常見的電路拓撲設計，尤其是在高速電路中幾乎都是點對點的連接設計。點對點雖然簡單，但是這種拓撲設計限制了帶負載的數量。點對點設計，由于驅動端的內部阻抗與傳輸線的阻抗常常不一樣，很容易造成信號反射，使信號失真，造成信號完整性問題。

如圖所示是點對點的拓撲結構，由驅動端、傳輸線和接收端組成。

圖23 點對點無端接拓撲結構——圖來自硬十

在這個電路拓撲中，其接收端的信號波形如圖所示。

圖24 點對點無端接拓撲信號波形

從波形上可以看出，信號在高電平時穩定電壓在1.8V，最大值卻達到2.6V，有800mV；最低值低于0V，達到了-700mV。這么大的過沖很容易損毀芯片，即使不損毀，也存在可靠性的問題。所以，在設計中需要把過沖降低，盡量保證電壓幅值在電路可接受的范圍內，如此案例盡量保證滿足信號幅值在1.8V的±5%內，這時就需要通過端接電阻來改善信號質量。

2）源端端接

源端端接設計也叫做串聯端接設計，是一種常用的端接設計。端接方式是在芯片端出來之后添加一顆端接電阻，這顆電阻盡量靠近芯片輸出端，此時芯片內阻和這顆電阻可視為一體。在這種電路結構中，端接多大的電阻是關鍵。前文我們說過，一般源端輸出阻抗比較小，通常在幾十歐姆以內，如果線路特征阻抗設計為50Ω，那么源端串聯電阻可以設計為33Ω，后面根據實際信號波形再細調端接電阻的阻值。如果需要更精確的端接電阻值，可以根據電路的實際情況進行仿真或計算獲得。串聯端接的原則是端接電阻盡量靠近源端，源端阻抗Rs與端接電阻R的值相加等于傳輸線的阻抗Z0。在前面的點對點拓撲結構中，加入電阻值為33Ω的端接電阻，其電路拓撲結構如圖所示：

圖25 源端端接拓撲結構——圖來自硬十

此時接收端的信號波形如圖所示：

圖26 點對點源端端接拓撲信號波形

使用源端端接后，過沖基本消除，信號質量得到極大的改善。另一方面，加入端接電阻后，信號的上升沿變緩，上升沿時間變長。

源端端接在電路匹配時，可以使電路匹配匹配得非常好，但是并不是適合每一種電路設計。源端端接有自身的一些特性，大致歸納如下：

（1）源端端接十分簡單，只需要使用一顆電阻即可完成端接。

（2）當驅動器器件的輸出阻抗與傳輸線特征阻抗不匹配時，使用源端端接在開始就可以使阻抗匹配；當電路不受終端阻抗影響時，十分適合使用源端端接；如果接收端存在發射現象（如容性反射），就不適合使用源端端接。

（3）適用于單一負載設計時的端接。

（4）當電路信號頻率比較高，或者信號上升時間比較短（特別是高頻時鐘信號），不適合使用源端端接。因為加入端接電阻后，會使電路的上升時間變長（即RC時間常數變大）。

（5）合適的源端端接可以減少電磁干擾（EMI）輻射（前文說過，阻抗不連續時，會產生反射波，反射的能量有部分變成電磁波散發出去）。

細心的同學會發現，源端端接拓撲的模型，接收端的阻抗依然可以看作無窮大（即信號到達接收端時無處釋放），則信號達到接收端時會產生全反射，但由于源端阻抗+端接電阻=傳輸線阻抗，所以初始時刻在傳輸線上的電壓為信號電壓的一半，根據反彈圖可知，信號達到接收端并產生全反射之后，在接收端的電壓即為信號電壓，所以源端端接拓撲實際上是利用了信號的一次反射。

3）并聯端接

并聯端接即把端接電阻并聯在線路中，一般把端接電阻在靠近信號接收端的位置，并聯端接分為上拉電阻并聯端接和下拉電阻并聯端接。并聯端接拓撲結構如圖所示：

圖27 并聯端接拓撲結構——圖來自硬十

并聯端接拓撲結構中，端接電阻值R0與傳輸線的阻抗一致，接收端的信號波形如圖所示：

圖28 并聯端接拓撲信號波形

從波形上看，過沖基本被消除。上拉并聯端接的波形低電平有很明顯的上移，下拉并聯端接的波形高電平有很明顯的下移。無論是上拉并聯端接還是下拉并聯端接，信號波形的峰峰值都比使用源端端接的峰峰值要小一些。

并聯端接放在接收端，能很好地消除反射，使用的元件也只是電阻。

從電路結構可以看出，即使電路處于靜態，端接電阻也會消耗電流，所以驅動電流需求比較大，很多時候驅動端無法滿足并聯端接的設計，特別是在多負載下，驅動端更難滿足并聯端接需要消耗的電流。所以，一般并聯端接不用于TTL和CMOS電路。同時，因為幅值被降低，電路的噪聲容限也被降低了。

4）戴維寧端接

戴維寧端接就是使用兩顆電阻組成分壓電路，即使用上拉電阻R1和下拉電阻R2構成端接，通過R1和R2吸收反射能量。戴維寧端接的等效電阻（R1||R2）必須等于走線的特征阻抗。戴維寧端接拓撲結構如圖所示：

圖29 戴維寧端接拓撲結構——圖來自硬十

使用戴維寧端接后，接收端的信號波形如圖所示：

圖30 戴維寧端接拓撲信號波形

從波形上看，戴維寧端接匹配的效果也很好，基本能消除過沖的影響。戴維寧端接可以看成上拉并聯端接和下拉并聯端接的合體，前者信號波形的低電平等于后兩者信號波形低電平的平均值，前者信號波形的高電平等于后兩者信號波形高電平的平均值，波形峰峰值相等。因為使用了兩顆電阻，所以戴維寧端接比并聯端接的直流功耗少，但由于也一直存在直流功耗，所以對電源的功率要求比較多，對源端的驅動能力要求也高。同樣地，因為信號波形的幅度降低了，所以噪聲容限也被降低。同時，因為使用了兩顆分壓電阻，電阻的選型也相對更麻煩些，使很多電路設計工程師在使用這類端接時總是非常謹慎。在實際應用中，DDR2和DDR3的數據和數據選通信號網絡的ODT端接電路就采用了戴維寧端接。

5）RC端接

RC端接在并聯下拉端接的電阻下面串聯一顆電容到地，即RC端接是由一顆電阻和一顆電容組成的端接。RC端接也可以看作是一種并聯端接。電阻值的大小等于傳輸線的阻抗，電容值通常取值比較小。RC端接拓撲結構如圖所示：

圖31 戴維寧端接拓撲結構——圖來自硬十

使用RC端接后，接收端的信號波形如圖所示：

圖32 RC端接拓撲信號波形

從波形上看，RC端接基本能消除過沖的影響。RC端接信號接收端的波形和上拉并聯信號接收端的波形相似，在信號為高電平時，C被充電，充滿電后可以看作直流電源。RC端接能很好地消除源端帶來的反射影響，但是也可能導致新的反射。由于RC端接拓撲中有電容存在，所以電路的靜態直流功耗非常小。

同樣地，信號波形的低電平提升了很多，所以RC端接后電路的噪聲容限被降低。由于引入了RC延時，所以RC端接拓撲中信號波形邊沿也明顯變緩慢，其變化程度與RC端接的時間常數τ有關（τ=RC）。所以，RC端接并不適合十分高速的信號和時鐘電路端接。同時，RC端接需要使用電阻和電容兩顆元件。

上面分析的幾種端接類型基本都能達到電路匹配的效果，使信號在傳輸過程中不失真，滿足信號完整性的設計要求。從電氣性能的角度看，端接匹配不僅可以改善信號質量，還可以用于控制信號邊沿變化的速率，即控制信號的上升時間，也可以改變信號電平的類型，起到轉換的作用。電子產品設計是一個系統工程，涉及方方面面，其中包括信號完整性和電源完整性，也包括電磁兼容性、電路可靠性、可加工性、成本等，在使用端接來解決反射問題時，也要考慮這些方面的因素。在實際應用中，需要根據項目工程的應用選擇端接類型。

四、高低頻阻抗匹配共同點

前文說過，阻抗匹配是指信號源或者傳輸線跟負載之間的一種合適的搭配方式。怎么才算合適則取決于我們的設計目的。而高低頻電路中，阻抗匹配的共同點有以下兩個點：

（1）功率最大化

在低頻電路中，我們通過阻抗匹配來獲取最大的輸出功率。而在高頻電路中，阻抗不匹配會導致反射，反射也會導致損耗。我們總是希望有用的射頻信號能夠無衰減或者小衰減的傳輸到負載，如果阻抗不匹配的話，反映到系統的就是該器件的回波損耗差。回波損耗也是損耗。這個反射回去的射頻信號，會對系統造成很大的影響，甚至燒壞某些器件。阻抗匹配就是為了電磁波能夠更好的傳播，同時也是讓輸出功率最大化。

（2）保證信號質量

在低頻電路中，如果輸出功率太小，則容易受到外界的干擾，嚴重影響信號質量，特別是傳感器類的微弱信號，如果阻抗不匹配，更容易受到干擾，產生失真。

而在高頻電路中，如果阻抗不匹配，就會產生反射，信號出現過沖(Overshoot)、振鈴(Ringing)、邊沿遲緩(回勾現象)，造成嚴重的信號完整性問題。阻抗匹配則是保證信號質量的有效手段。

五、結語

本篇從阻抗匹配的概念定義開始，闡述了高低頻下阻抗匹配的意義、匹配方法以及阻抗匹配對于高低頻電路的共同作用，其中夾帶著高低頻電路的相關知識點，旨在讓讀者對阻抗匹配有足夠的了解以及遇到相關的信號完整性問題時能找到有效的對策。對于阻抗匹配，本文只是拋磚引玉，遠遠沒有結束，特別是在本文沒有提及的射頻電路中，阻抗匹配還有很多種方式，其中寬帶阻抗匹配更有利于整個系統設計，而最為高級的一個阻抗匹配方式是濾波器的設計，限于篇章和知識儲備，本文不一一展開，對此有興趣的讀者可自行查閱。